JPS63251854A

JPS63251854A - マルチポ−トメモリコントロ−ラ

Info

Publication number: JPS63251854A
Application number: JP8575887A
Authority: JP
Inventors: Fumiaki Eura; 文昭江浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-04-09
Filing date: 1987-04-09
Publication date: 1988-10-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、マルチポートメモリコントローラ。

特にマルチプロセッサシステムにおける共通メモリのア
クセス制御のためのマルチポートメモリコントローラに
関するものである。

［従来の技術］第３図および第４図は１例えば保坂岩雄著、オーム社発
行「データ通信システム入門」、第１１８頁等に記載さ
れた回線制御等で用いられるポーリングセレクション方
式をマルチポートメモリの調停制御に用いた従来のマル
チポートメモリコントローラのブロック図である。

第３図はマルチポートメモリコントローラの位置付を示
したマルチＣＰＵシステムの構成の一例を示すブロック
図である６図において、（１）はＣＰＵ群であって、　
ＣＰ　Ｕ　＋　、　ＣＰ　Ｕ　２　、・・・、ＣＰＵ。

から成る。（２）はマルチポートメモリコントローラで
あって、その入力側および出力側がＣＰＵ群（１）と使
用要求信号線群（５）および使用承認信号線群（６）を
介してそれぞれ接続されている。（３）は共通メモリで
あって、共有バス（４）を介してＣＰＵ群（１）と相互
に接続されている。

第４図は従来のポーリング方式による４ポートの場合の
マルチポートメモリコントローラの構成図である６図に
おいて、（５ａ）　〜（５ｄ）は各ＣＰＵから入力され
る使用要求信号線、（６ａ）〜（６ｄ）は各ＣＰＵへの
使用承認信号線、（７）はＣＰＵからの使用要求の有無
をテストする基本タイミングを発生する発振回路、（８
）は基本タイミング信号をオン／オフするためのゲート
回路であって。

その入力側が発振回路（７）の出力側と接続されている
。（９）はタイミング発生回路であって。

その入力側がゲート回路（８）の出力側と接続されてい
て、ＣＰＵからの使用要求の有無を遂次テストするタイ
ミングを発生する。（１０）はラッチ回路であって、そ
の一方の入力側がタイミング回路（９）と、その他方の
入力側が使用要求信号線（５ａ）〜（５ｄ）と、それぞ
れ接続されていて。

使用要求有り状君をラッチし、ＣＰ　Ｕへ使用承認信号
として出力する。（１１）はオア回路であって。

その入力側が使用承認信号ｆｆ１（６ａ）〜〈６ｄ）と
。

その出力側がゲート回路（８）と、それぞれ接続されて
いて、使用承認信号出力中ゲート回路（８）へ基本タイ
ミング発生オフを通知する。

従来のマルチポートメモリコントローラは上記のように
構成され、メモリ（３）を使用する必要が生じた時、そ
のＣＰＵから使用要求信号線（５）を通してマルチポー
トメモリコントローラ（２）に対して使用要求が行われ
る。マルチポートメモリコントローラ（２）はこれに対
して、使用承認中でなければゲート回路（８）およびタ
イミング回路（９）によりある一定のタイミングを各タ
イミング信号線（２１）、（２２）、（２３）、（２４
）を通して遂次ＣＰ　Ｕ　＋　、ＣＰ　Ｕ　２　、　・
”　ＣＰ　Ｕ　ｎの使用要求信号有無のテストを行って
おり、ラッチ回路（１０）により使用要求信号有りを検
出すれば、直ちにそれに対応した使用承認信号を使用承
認信号線（６）に出力し、オア回路（１１）およびゲー
ト回路（８）で使用要求信号がＣＰＵ側でオフされるま
で２次の使用要求信号有無のテストを中断している。Ｃ
ｐｕ（Ｉｌでアクセスが完了し、使用要求信号がオフさ
れると、ラッチ回路（１０）で対応した使用承認信号を
オフすると共に、オア回路（１１）、ゲート回路（８）
およびタイミング回路（９）を通して使用要求信号有無
のテストを再開するという動作を行っている。

［発明が解決しようとする問題点］上記のような従来のマルチポートメモリコントローラで
は、それぞれのＣＰＵからの使用要求の有無をチェック
するための一定のチェック時間が各ＣＰＵ毎に必要とな
り、メモリアクセス時間以外に制御のためのオーバーヘ
ッド時間が大きくなり見かけ上メモリとしてのスループ
ットが下がるという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、各ＣＰＵからのアクセスに対する調停制御のため
のオーバーヘッド時間を少ないマルチポートメモリコン
トローラを得ることを目的とする。

［問題点を解決するための手段］この発明に係るマルチポートメモリコントローラは、各
ポート毎に設けられた複数の制御手段と。

回路異常監視手段とを備えたものである。

［作用］この発明においては、各ＣＰＵからの使用要求の有無を
チェックする際、そのチェックタイミングをクロックで
シフトするのではなく、フリップフロップのゲート遅延
時間を利用して作った循環パルスで発生させ、調停制御
のためのオーバーヘッド時間を少なくする。

［実施例］第１図はこの発明による４ポートの場合のマルチポート
メモリコントローラの一実施例を示す構成図である０図
において、（ｌａ）〜（１ｄ）はメモリ使用要求線群、
（２ａ）〜（２ｄ）はメモリ使用承認線群、（３ａ）〜
（３ｄ）は使用要求サンプルフリップフロップ（以下、
フリップフロップはＦ／Ｆと略す、）であって、その各
データ入力端子（Ｄ）は使用要東線群（１ａ）〜（１ｄ
）とそれぞれ接続されている。

（４ａ）〜（４ｄ）はパルス循環Ｆ／Ｆであって、その
各データ入力端子（Ｄ）には使用要求の反転信号が、そ
の各クロック入力端子（Ｃ）には前段からの出力がそれ
ぞれ入力されている。（５ａ）〜（５ｄ）はパルス再起
動Ｆ／Ｆであって、その各データ入力端子（Ｄ）には使
用要求の反転信号が入力され。

ソノ各出力端子（Ｑ）がハルＸ　ｗｉｒＭＦ　／　Ｆ　
（４ａ）〜（４ｄ）の各セット端子（Ｓ）とそれぞれ接
続されている。

（６ａ）〜（６ｄ）はノア回路であって、その各入力は
使用要求サンプルＦ　／　Ｆ　（３ａ）〜（３ｄ）およ
びパルス循環Ｆ　／　Ｆ　（４ａ）〜（４ｄ）の各出力
と、その各出力がそれぞれ前段の使用要求サンプルＦ　
／　Ｆ　（３ｍ）〜（３ｄ）　、パルス循環Ｆ　／　Ｆ
　（４ａ）（４ｄ）　、パルス再起動Ｆ　／　Ｆ　（５
ａ）〜（５ｄ）のリセット端子と、それぞれ接続されて
いる。（７）は一定のクロック、（８）はクロック（７
）のカウントを行うアップカウンタ、（９）はノア回路
であって、その入力は使用水Ｌ！線群（２ａ）〜（２ｄ
）およびパルス循環Ｆ　／　Ｆ　（４ｍ）の出力（Ｑ）
と。

その出力はアップカウンタ（８）のリセット端子（Ｒ）
と、それぞれ接続されている。（２１ａ）はポート（ａ
）に設けられた制御手段であって、使用要求サンプルＦ
　／　Ｆ　（３ａ）　、パルス循環Ｆ　／　Ｆ　（４ａ
）およびパルス再起動Ｆ　／　Ｆ　（５ａ）を備えてい
る。以下、同様にポート（ｂ）〜（ｄ）にも制御手段（
２１ｂ）〜（２１ｄ）がそれぞれ設けられている。

第２図は第１図に示す実施例の動作タイミングチャート
図である。

上記のように構成されたマルチポートメモリコントロー
ラにおいて、使用要求線群（１ａ）〜（１ｄ）、使用承
認線群（２ａ）〜（２ｄ）は正論理とし、まず、電源投
入時各Ｆ／Ｆはリセット状態にあるものとすると、アッ
プカウンタ（８）はクロック（７）に−よりカウントア
ツプされ、オーバーフロ一時。

第２図（ａ）に示されるようにその出力端子（Ｑ）は“
ハイ”を出力する。これにより、パルス循環Ｆ　／　Ｆ
　（４ｍ）がセットされ、第２図（ｂ）に示されるよう
にその出力端子（Ｑ）は“ハイ”を出力し、これにより
アップカウンタ（８）がリセットされると共に１次段の
使用要求サンプルＦ　／　Ｆ　（３ｂ）およびパルス循
環Ｆ　／　Ｆ　（４ｂ）のクロック入力に立ち上がりエ
ツジが入力される。この時、使用要求線（１ｂ）が“ロ
ー”であるとすると、パルス循環Ｆ　／　Ｆ　（４ｂ）
の出力端子（Ｑ）には“ハイ”が出力されるため前段の
各Ｆ　／　Ｆ　（３ａ）　、　（４ａ）　、　（５ａ）
がリセットされるためパルス循環Ｆ／Ｆの出力端子（Ｑ
＞はパルスを出力する。以下、使用要求線群（１ａ）〜
（１ｄ）が総て“ロー”の期間は、各ブロックが同様の
動作を行い、各ブロックの使用要求サンプルＦ／Ｆ（３
ａ）〜（３ｄ）のクロック端子に順次入力される。

ここで、第２図（ｆ）に示されるように使用要求線（１
ａ）に“ハイ”が入力されると５次の循環パルスにより
使用要求サンプルＦ　／　Ｆ　（３ａ）にラッチされ、
使用承認線（２ａ）が“ハイ”となる（第２図（ｇ）参
照）と共にパルス循環Ｆ　／　Ｆ　（４ａ）のデータ入
力が“ロー”となるため、パルスは停止する。

この使用要求に対する共通メモリへのアクセス後。

使用要求線（１ａ）が“ロー”になるとき、このエツジ
でパルス再起動Ｆ　／　Ｆ　（５ａ）がセットされ、引
き続きパルス循環Ｆ　／　Ｆ　（４ａ）がセットされる
ため。

次段の使用要求サンプルＦ　／　Ｆ　（３ｂ）をスター
Ｉ・として、再びパルスが循環し始める。　次に、使用
要求線群（１ａ）〜（１ｄ）が総て“ロー”の期間に何
等かの理由で循環パルスが消滅すると、パルスが永久に
循環しなくなるため、この発明では、異常発生監視用に
アップカウンタ（８）を設けており１通常は、循環パル
スまたは使用承認線群（２ａ）〜（２ｄ）でリセットし
ている。いま、このような状態が発生すると、アップカ
ウンタ（８）がリセットされなくなるため、オーバーフ
ローし、電源投入時と同様の動作により、パルスの循環
を開始する。

以上の動作により、マルチポートメモリの調停制御を優
先順位を循環させつつ高速で行う。

なお、上記実施例では、使用要求終了時のパルス再起動
にパルス再起動Ｆ／Ｆを用いたが、コンデンサ（Ｃ）お
よび抵抗（Ｒ）とナンド回路によるチョッパ回路を用い
て実現してもよい。

［発明の効果］この発明は以上説明したとおり、各ポート毎に設けられ
た複数の制御手段と１回路異常監視手段とを備え、一定
のクロックを使用せずに使用要求のサンプリングを行う
ようにしたので、調停制御のためのオーバーヘッド時間
が少ないマルチポートメモリコントローラが得られる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成図、第２図はこの発
明の動作タイミングチャート図、第３図はマルチプロセ
ッサシステム椙成の一例を示す図。第４図は従来のマルチポートメモリコントローラの構成
図である。図において、（ｌａ）〜（１ｄ）・・・使用要求線群。（２ａ）〜（２ｄ）・・・使用承認線群、（３ａ）〜（
３ｂ）・・・使用要求サンプルＦ／Ｆ、（４ａ）〜（４
ｄ）・・・パルス循環Ｆ／Ｆ、（５ａ）〜（５ｄ）・・
・パルス再起動Ｆ　／　Ｆ　、　（６ａ　）〜（６ｄ　
）・”ノア回路、（７）・・・クロック、（８）・・・
アップカウンタ、（９）・・・ノア回路、（２１ａ）・
・・制御手段である。なお、各図中同一符号は同−又は相当部分を示す。９　ｇ　　２　３　　↓　；　３　ε 手続補正書昭和６２年９月１１日

Claims

【特許請求の範囲】

（１）マルチプロセッサシステムにおける共通メモリの
調停制御において、各ポート毎に設けられた複数の制御
手段と、回路異常監視手段を備え、前記複数の制御手段
の各をループ状に接続することにより、特定のクロック
速度に左右されることなく、高速で調停制御を行い、か
つ前記回路異常監視手段によつて、異常発生の際にも自
己復帰するようにしたたことを特徴とするマルチポート
メモリコントローラ。
（２）制御手段は使用要求サンプルフリップフロップ、
パルス循環フリップフロップおよびパルス再起動フリッ
プフロップを備えていることを特徴とする特許請求の範
囲第１項記載のマルチポートメモリコントローラ。
（３）回路異常監視手段はアップカウンタであることを
特徴とする特許請求の範囲第１項記載のマルチポートメ
モリコントローラ。