JPS63245058A - Signal tone generator - Google Patents

Abstract

PURPOSE:To generate a smooth continuous tone by storing a control data in a memory storing a signal tone data, thereby clearing an address counter at a point of time when the last signal tone data is read. CONSTITUTION:A control signal outputted from an output terminal D0 of a memory 2 is inputted to a clear terminal CL of a counter 6, and since the value is at '1', the counter 6 keeps advancing without being cleared. When the final data of the signal tone data for one period stored in the memory 2 is read, however, since the control data stored in the address is '0', the counter 6 is cleared. Thus, the address given to address terminals A0-A7 of the memory 2 is zero, the address is initialized and the signal tone data stored in the memory 2 is read sequentially again from the beginning according to the advancement of the counter. Thus, no phase discontinuity is generated and a smooth signal tone without distortion is obtained even when the signal tone data is repetitively outputted.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電話のダイヤルトーンやビジートーン等の信
号音を発生する電話交換機等において用いられる信号音
発生装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal tone generator used in a telephone exchange or the like that generates signal tones such as telephone dial tones and busy tones.

〔従来の技術〕[Conventional technology]

この種の装置には２つのタイプがある。第１のタイプは
最も広く用いられており、音源として異なる周波数の信
号を発生する複数の発振器と、複数の信号を演算処理に
よって合成する演算器とを備え、各発振器からの信号を
この演算器によって合成し、所望の信号を得るというも
のである。There are two types of devices of this kind. The first type is the most widely used, and includes multiple oscillators that generate signals of different frequencies as sound sources, and an arithmetic unit that synthesizes the multiple signals through arithmetic processing. to obtain the desired signal.

第２のタイプは音声合成器と同様の構成を持ち、メモリ
にあらかじめ記憶させた信号音のディジタルデータを必
要なときメモリから読み出し、これをアナログ信号に変
換して信号音とするというものである。このタイプの装
置では、継続時間が比較的長い信号音を発生させる場合
には、メモリに記憶させたデータを繰り返し読み出して
用いることになる。The second type has a similar configuration to a speech synthesizer, and reads the digital signal tone data stored in memory in advance from memory when necessary, converts it into an analog signal, and uses it as a signal tone. . In this type of device, when generating a signal tone with a relatively long duration, data stored in the memory is repeatedly read out and used.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の第１のタイプには、複数の音源用の発振
器と演算器とが必要であるため、装置が高価になるとい
う欠点がある。The first conventional type described above requires oscillators and arithmetic units for a plurality of sound sources, which has the disadvantage that the device becomes expensive.

一方、第２のタイプでは、継続時間が比較的長く、一定
振幅の正弦波のような信号音を発生させる場合、メモリ
の終りの方のアドレスから読み出されたデータによる信
号と、メモリの始めの方のアドレスから読み出されたデ
ータによる信号とはそれらの位相が連続せず、そのため
このタイプには、信号音が滑らかな連続音にならないと
いう欠点がある。On the other hand, in the second type, when generating a signal sound such as a sine wave with a relatively long duration and constant amplitude, a signal based on data read from an address at the end of the memory and a signal from the beginning of the memory are used. The phase of the signal from the data read from the address is not continuous, so this type has the disadvantage that the signal tone does not become a smooth continuous tone.

本発明の目的は、このような欠点を除去し、低価格で、
しかも滑らかな連続音を得ることのできる信号音発生装
置を提供することにある。The purpose of the present invention is to eliminate such drawbacks and to provide a low-cost,
Moreover, it is an object of the present invention to provide a signal tone generator capable of producing smooth continuous sounds.

〔問題点を解決するための手段〕 本発明は、信号音を発生する装置において、信号音の少
なくとも１周期分のデータを記憶し、さらに、これらデ
ータを記憶する各アドレスごとに制御データを記憶する
メモリと、 このメモリにアドレスを与え、このメモリから読み出さ
れる前記制御データにもとづいて前記メモリに与える前
記アドレスを初期化するカウンタと、 このカウンタを歩進させるためのクロックをこのカウン
タに入力する発振器と、 前記メモリから読み出されたデータをアナログ信号に変
換して出力するディジタル／アナログ変換器と、 このディジタル／アナログ変換器が出力するアナログ信
号から高周波成分を除去し、信号音の信号として出力す
るローパスフィルタとを備えたことを特徴とする。[Means for Solving the Problems] The present invention provides a device that generates a signal tone, which stores data for at least one period of the signal tone, and further stores control data for each address where the data is stored. a counter that gives an address to this memory and initializes the address given to the memory based on the control data read from this memory; and a clock for incrementing this counter is input to this counter. an oscillator, a digital/analog converter that converts the data read from the memory into an analog signal and outputs it, and removes high frequency components from the analog signal output by the digital/analog converter and converts it into a signal tone signal. It is characterized by comprising a low-pass filter for outputting.

〔実施例〕〔Example〕

次に本発明の一実施例について図面を参照しながら説明
する。Next, an embodiment of the present invention will be described with reference to the drawings.

第１図に本実施例のブロック図を示す。メモリ２は１２
ビツトのアドレスをもち、各アドレスには８ビツトのデ
ータを記憶できる。８ビツトのデータのうち、７ビツト
を信号音のデータを記憶するために使用し、残りの１ビ
ツトは制御データを記憶するために使用する。制御デー
タは、最後の信号音データのアドレスに格納するものは
、その値を“０”とし、それ以外のアドレスに記憶する
制御データの値は＠ｌ”とする、また、１２ビツトのア
ドレスのうち、下位８ビツトを各信号音データを指定す
るために使用し、上位４ビツトはオフセットアドレスと
して信号音の種類を選択するために使用する。これによ
り１６種類の信号音のデータを記憶させ、必要に応じて
その内の一つを選択できる。このメモリには、各信号音
の種類ごとに１周期分の信号音データを記憶させておく
。FIG. 1 shows a block diagram of this embodiment. Memory 2 is 12
It has bit addresses, and each address can store 8 bits of data. Of the 8-bit data, 7 bits are used to store signal tone data, and the remaining 1 bit is used to store control data. When the control data is stored at the address of the last signal sound data, its value is set to "0", and the value of control data stored at other addresses is set to "@l". Of these, the lower 8 bits are used to specify each signal tone data, and the upper 4 bits are used as an offset address to select the type of signal tone.This allows 16 types of signal tone data to be stored, One of them can be selected as required.This memory stores one cycle of signal tone data for each type of signal tone.

クロック発生器５は所定の周波数のクロックＣＬＫを発
生させ、カウンタ６に入力する。カウンタ６はこのクロ
ックによって歩進し、その出力をメモリ２の下位８ビツ
トのアドレス端子ＡＯ〜Ａ７に与える。カウンタ６のク
リア端子ＣＬには、メモリ２の出力端子ＤＯから出力さ
れる前記制御データを入力する。信号音選択部１はメモ
リ２の上位４ビツトのアドレス端子Ａ８〜Ａｌｌに前記
オフセ−／　）アドレスを与え、信号音の種類を設定す
る。A clock generator 5 generates a clock CLK of a predetermined frequency and inputs it to a counter 6. The counter 6 is incremented by this clock and provides its output to the address terminals AO to A7 of the lower 8 bits of the memory 2. The control data output from the output terminal DO of the memory 2 is input to the clear terminal CL of the counter 6. The signal tone selection unit 1 supplies the offset address to the upper 4 bits of address terminals A8 to All of the memory 2, and sets the type of signal tone.

ディジタル／アナログ変換器３はメモリ２の出力端子Ｄ
１〜Ｄ７に出力される信号音データを、クロック発生器
５からのクロックに同期してアナログ信号に変換し、ロ
ーパスフィルタ４はディジタル／アナログ変換器３から
のアナログ信号に含まれる不要な高周波成分を除去し、
信号音の信号として出力する。The digital/analog converter 3 is connected to the output terminal D of the memory 2.
1 to D7 are converted into analog signals in synchronization with the clock from the clock generator 5, and the low-pass filter 4 converts unnecessary high frequency components contained in the analog signals from the digital/analog converter 3. remove the
Output as a signal tone signal.

ここで、メモリ２に記憶させておくべき１周期分の信号
音データのサンプル数について説明する。Here, the number of samples of signal sound data for one cycle that should be stored in the memory 2 will be explained.

カウンタ６に入力するクロックの周波数、すなわちサン
プリング周波数をｆｃＬｋとする。出力すべき信号音デ
ータｆが、ｎ個のモノトーン信号あるいは方形波信号か
ら演算により生成できるとき、各モノトーン信号あるい
は方形波信号の周波数をｆｌ、・・・、ｆｌｌとすると
、 ｂ五 ’！＝　　　　　　　　ｆｃＬ、＋ ａ　。Let fcLk be the frequency of the clock input to the counter 6, that is, the sampling frequency. When the signal sound data f to be output can be generated by calculation from n monotone signals or square wave signals, and if the frequency of each monotone signal or square wave signal is fl,..., fll, then b5'! = fcL, +a.

と表される。ただし、ｉ＝１．・・・、ｎ、ａｉ。It is expressed as However, i=1. ..., n, ai.

ｂ、は整数であり、互いに素である。このとき、メモリ
２に記憶すべきサンプル数ｍは、ｍ−（ａＨ，ａｚ、”
　’、ａｎの最小公倍数）となる。b is an integer and relatively prime. At this time, the number m of samples to be stored in the memory 2 is m-(aH, az,"
', the least common multiple of an).

次に動作を説明する。まず信号音選択部１によって、メ
モリ２の上位４ビツトのアドレス端子へ８〜Ａｌｌに前
記オフセットアドレスを与えることにより、必要とする
信号音の種類を設定する。Next, the operation will be explained. First, the signal tone selection unit 1 sets the type of signal tone required by applying the offset address 8 to All to the address terminals of the upper four bits of the memory 2.

クロック発生器５は所定の周波数のクロックＣＬＫを発
生させ、カウンタ６に入力する。カウンタ６はこのクロ
ックによって歩進し、その８ビツトの出力Ｑをメモリ２
の下位８ビツトのアドレス端子ＡＯ−Ａ７に与える。こ
れによってメモリ２からは信号音選択部１によって指定
された信号音データおよび制御信号が順次読み出され、
出力端子Ｄｏ−０７から出力される。ディジタル／アナ
ログ変換器３はメモリ２の出力端子Ｄ１〜Ｄ７に出力さ
れる信号音データを、クロック発生器５からのクロック
に同期してアナログ信号に変換し、ローパスフィルタ４
に出力する。ローパスフィルタ４はディジタル／アナロ
グ変換器３からのアナログ信号に含まれる不要な高周波
成分を除去した後、信号音の信号ＴＳとして出力する。A clock generator 5 generates a clock CLK of a predetermined frequency and inputs it to a counter 6. Counter 6 increments based on this clock, and stores its 8-bit output Q in memory 2.
is applied to the lower 8 bits of address terminals AO-A7. As a result, the signal tone data and control signal specified by the signal tone selection section 1 are sequentially read out from the memory 2.
It is output from the output terminal Do-07. The digital/analog converter 3 converts the signal sound data output to the output terminals D1 to D7 of the memory 2 into an analog signal in synchronization with the clock from the clock generator 5, and converts the signal sound data output to the output terminals D1 to D7 of the memory 2 into an analog signal.
Output to. The low-pass filter 4 removes unnecessary high frequency components contained in the analog signal from the digital/analog converter 3, and then outputs it as a signal tone signal TS.

一方、メモリ２の出力端子ＤＯから出力される制御信号
はカウンタ６のクリア端子ＣＬに入力されているが、通
常はその値は“１”であるため、カウンタ６はクリアさ
れることなく歩進を続ける。On the other hand, the control signal output from the output terminal DO of the memory 2 is input to the clear terminal CL of the counter 6, but since its value is normally "1", the counter 6 is incremented without being cleared. Continue.

しかし、メモリ２に記憶された１周期分の信号音データ
の最後のデータが読み出されたとき、そのアドレスに記
憶された制御データの値は“θ″であるため、カウンタ
６はこのときクリアされる。However, when the last data of one cycle of signal tone data stored in memory 2 is read out, the value of the control data stored at that address is "θ", so counter 6 is cleared at this time. be done.

従って、メモリ２のアドレス端子ＡＯ−Ａ７に与えられ
るアドレスは０となり、アドレスは初期化される。これ
により、メモリ２に記憶された信号音データは、カウン
タの歩進に従って、再び最初から順次読み出される。Therefore, the address applied to address terminal AO-A7 of memory 2 becomes 0, and the address is initialized. As a result, the signal tone data stored in the memory 2 is read out sequentially from the beginning again in accordance with the increment of the counter.

このようにメモリ２から１周期の最後のデータが読み出
されると、制御データによってカウンタがクリアされ、
再び１周期の最初のデータから読み出しが行われる。従
って、位相的な不連続は発生せず、信号音データを繰り
返し出力しても歪みのない滑らかな信号音が得られる。When the last data of one cycle is read from memory 2 in this way, the counter is cleared by the control data,
Reading is performed again from the first data of one cycle. Therefore, no phase discontinuity occurs, and even if the signal sound data is repeatedly output, a smooth signal sound without distortion can be obtained.

また、このような構成であるため、継続時間の長い信号
音も、特別の外部機構等を設けることなく得ることがで
きる。Moreover, with such a configuration, a signal sound with a long duration can be obtained without providing any special external mechanism.

さらに、信号音の変更も、メモリ２に記憶させる信号音
データを変えるだけで容易に行うことができる。Furthermore, the signal tone can be easily changed by simply changing the signal tone data stored in the memory 2.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明の信号音発生装置は。 As explained above, the signal tone generating device of the present invention is provided.

信号音データを記憶するメモリに制御データをも記憶さ
せ、これによってアドレスカウンタを、１周期の最後の
信号音データが読み出された時点でクリアし、メモリの
アドレスを初期化する構成となっている。The control data is also stored in the memory that stores the signal sound data, and the address counter is thereby cleared when the last signal sound data of one cycle is read out, and the memory address is initialized. There is.

そのため、複数の発振器あるいは演算器等を用いること
なく、滑らかな連続音を発生させることができる。Therefore, smooth continuous sound can be generated without using multiple oscillators or arithmetic units.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図である。 ■・・・・・信号音選択部 ２・・・・・メモリ ３・・・・・ディジタル／アナログ変換器４・・・・・
ローパスフィルタ ５・・・・・クロック発生器 ６・・・・・カウンタFIG. 1 is a block diagram showing one embodiment of the present invention. ■...Signal tone selection section 2...Memory 3...Digital/analog converter 4...
Low-pass filter 5...Clock generator 6...Counter

Claims (1)

【特許請求の範囲】[Claims] （１）信号音を発生する装置において、 信号音の少なくとも１周期分のデータを記憶し、さらに
、これらデータを記憶する各アドレスごとに制御データ
を記憶するメモリと、 このメモリにアドレスを与え、このメモリから読み出さ
れる前記制御データにもとづいて前記メモリに与える前
記アドレスを初期化するカウンタと、 このカウンタを歩進させるためのクロックをこのカウン
タに入力する発振器と、 前記メモリから読み出されたデータをアナログ信号に変
換して出力するディジタル／アナログ変換器と、 このディジタル／アナログ変換器が出力するアナログ信
号から高周波成分を除去し、信号音の信号として出力す
るローパスフィルタとを備えたことを特徴とする信号音
発生装置。(1) In a device that generates a signal sound, a memory that stores data for at least one cycle of the signal sound and further stores control data for each address that stores this data; and an address is given to this memory; a counter that initializes the address given to the memory based on the control data read from the memory; an oscillator that inputs a clock to the counter for incrementing the counter; and the data read from the memory. A digital/analog converter that converts the signal into an analog signal and outputs it, and a low-pass filter that removes high frequency components from the analog signal output by the digital/analog converter and outputs it as a signal tone signal. Signal tone generator.