JPS63244686A - Mos type semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ（ＪＳ型半導体素子に関し、特に不揮発性メ
モリ素子などのように７四−ティングゲート電極および
トンネル酸化膜を有するＭＯＳ型半導体素子に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to M (JS type semiconductor devices), and in particular to MOS type semiconductor devices having a 74-bit gate electrode and a tunnel oxide film, such as non-volatile memory devices. Regarding.
従来のかかるフローティングゲートトンネル酸化膜型不
揮発性メモリ素子の構造につ―て、第３図（ａ） 、
（ｂ）を用−て説明する。The structure of such a conventional floating gate tunnel oxide film type nonvolatile memory element is shown in FIG. 3(a).
This will be explained using (b).
第３図（ａ） 、 （ｂ）はそれぞれ従来の不揮発性メ
モリ素子のようなＭＯ８Ｏ８型体導体素子面図およびそ
の電極部の平面図である。尚、第３図（麿）は第３図（
ｂ）に半導体基板および絶縁膜を含めた横軸方向の断面
を示す。FIGS. 3(a) and 3(b) are a plan view of a MO8O8 type conductor element such as a conventional nonvolatile memory element and a plan view of its electrode portion, respectively. In addition, Figure 3 (Maro) is shown in Figure 3 (
b) shows a cross section in the horizontal axis direction including the semiconductor substrate and the insulating film.
第３図（、ｉ）に示すように、かかるメモリ素子はｐ型
半導体基板２１にメモリ素子のソース及びドレインとな
るｎ＋層２２と、前記基板２１上に被覆されたゲート酸
化膜２３と、前記ｎ＋層２２の上のゲート酸化膜２３の
一部に形成され麺電荷の注入。As shown in FIG. 3(,i), such a memory element includes a p-type semiconductor substrate 21, an n+ layer 22 which becomes the source and drain of the memory element, a gate oxide film 23 coated on the substrate 21, and a gate oxide film 23 coated on the substrate 21. A noodle charge is injected into a part of the gate oxide film 23 on the n+ layer 22.
放出を行なうための薄い酸化膜２４とが順次形成され、
次にこれらの上から多結晶シリ１７層によるフローティ
ングゲート電極２５９層間絶縁膜２７゜多結晶シリコン
層によるコントロールゲート電極２８から成る二層構造
の電極層が形成される。更に、前記二層構造電極の上か
ら表面保護を兼ねた絶縁膜２９が被覆され、メモリ素子
が形成される。A thin oxide film 24 for emission is sequentially formed.
Next, a two-layer electrode layer consisting of a floating gate electrode 259 made of 17 layers of polycrystalline silicon, a control gate electrode 28 made of an interlayer insulating film 27° polycrystalline silicon layer is then formed on these. Furthermore, an insulating film 29 that also serves as surface protection is coated on the two-layer structure electrode to form a memory element.
第３図（ｂ）は第３図（ａ）におけるゲート酸化膜上の
電極部の平面図である。FIG. 3(b) is a plan view of the electrode portion on the gate oxide film in FIG. 3(a).
Ｗ、３図（ｂ）に示すように、ゲート酸化膜２３と薄い
酸化膜２４上に７ｏ−ティングゲート電極２５とコント
ロールゲート電極２８が配置される様子を示し、眉間絶
縁膜等は省略されている。As shown in FIG. 3(b), it shows how the 7O-ting gate electrode 25 and the control gate electrode 28 are arranged on the gate oxide film 23 and the thin oxide film 24, and the glabella insulating film etc. are omitted. There is.
ここで、第３図（ａ） 、 （ｂ）に示したメモリ素子
の動作につ−て説明する。Here, the operation of the memory element shown in FIGS. 3(a) and 3(b) will be explained.
まづ、フローティングゲート電極２５ヘトンネル酸化膜
２４を介し、基板側拡散層（ドレイン）２２よシミ荷を
注入し九ル、或いは７０−ティングゲート電極２５から
基板側拡散層（ドレイン）２２へ電荷を放出することに
よシ、コントロールゲート電極２８から見たスレッシ島
ホールド電圧が変化する。次に、これによシコントロー
ルゲート電極２８に所定の基準電圧を印加し九時に、メ
モリ素子に電流が流れるか否かで”１”あるいは１０″
（記憶されているか否か）の判定を行なっている。First, a stain charge is injected into the floating gate electrode 25 through the tunnel oxide film 24 into the substrate-side diffusion layer (drain) 22, and charges are transferred from the floating gate electrode 25 to the substrate-side diffusion layer (drain) 22. Due to the emission, the threshold island hold voltage seen from the control gate electrode 28 changes. Next, a predetermined reference voltage is applied to the control gate electrode 28, and at 9:00, the value is "1" or "10" depending on whether or not current flows through the memory element.
(Whether it is stored or not) is being determined.
上述した従来のフローティングゲートトンネル酸化膜型
不揮発性メモリ素子においては、以下に述べるようなチ
ャンネル領域の容量値が一定しない欠点がおる。The above-mentioned conventional floating gate tunnel oxide film type nonvolatile memory element has a drawback that the capacitance value of the channel region is not constant as described below.
すなわち、フローティングゲート電極２５へ電荷を注入
或いはドレイン２２へ電荷を放出させるためには、トン
ネル酸化膜２４にトンネル電流に必要な電界（７〜１２
ＭＶ／ｃｍ） ｔ−印加する必要がある。−万、トンネ
ル電流に必要な電界はコントロールゲート電極２８から
与えるため、二層電極構造の容量比によってトンネル酸
化膜２４へかかる電界は変動することになる。例えば、
フローティングゲート電極２５から見た全容量値をＣＴ
コントロールゲート電極２８及びフローティングゲート
電極２５間の容量値をＣ，、）ンネル酸化膜２４の膜厚
をｄＯ，トンネル酸化膜２４にかかる電界ｆＢｏとし、
しかもソース及びドレインに対してコントロールゲート
電極２８にＶｏなる電位を与えた時、電界Ｅｏは初期的
にはＥ。−（Ｖａ・ＣＩ）／（ＣＴ−ｄｏ）と表わすこ
とができる。That is, in order to inject charges into the floating gate electrode 25 or release charges to the drain 22, an electric field (7 to 12
MV/cm) t-must be applied. - Since the electric field necessary for the tunnel current is applied from the control gate electrode 28, the electric field applied to the tunnel oxide film 24 varies depending on the capacitance ratio of the two-layer electrode structure. for example,
CT the total capacitance value seen from the floating gate electrode 25
The capacitance value between the control gate electrode 28 and the floating gate electrode 25 is C, the thickness of the tunnel oxide film 24 is dO, the electric field applied to the tunnel oxide film 24 is fBo,
Furthermore, when a potential Vo is applied to the control gate electrode 28 for the source and drain, the electric field Eo is initially E. -(Va·CI)/(CT-do).
従って、ゲート電極間容量（Ｃｓ） Ｔｏるいは全容量
（ＣＴ）（Ｋ ＣｙはＣ禦も含む）及びトンネル酸化膜
２４の膜厚ｄ０がばらつけば、電界Ｅ０がばらつくこと
になる。しかるに、電界Ｅ０が小さくなれば不揮発性メ
モリ素子としての書込・消去スピードが落ちることにな
ハま九電界Ｅ０が大きくなれば過剰な電荷がトンネル酸
化膜２４を通過することになシ、不揮発性メモリ素子と
しての疲労特性を悪くすることになる＠
このように、７０一テイングゲートトンネル酸化ｔｔｉ
ｔｍ不揮発性メモリ素子における電界Ｅ０のばらつきは
書込・消去スピードと疲労特性にみられるように、相反
する悪影響を及ばずことになシ、如何にして電界のばら
つきをおさえるかが重大な問題になる。特に従来の構造
ではフローティングゲート電極２５とドレイン、ソース
、あるいはチャンネル領域の容量値（Ｃ，−Ｃ，）は、
マスクの７ライメント精・度で決定されるため、ゲート
電極問答量Ｃｓあるいはトンネル酸化膜２４の膜厚ｄ０
の値にくらべよシ大きなばらつき原因となっている。Therefore, if the gate electrode capacitance (Cs) To or the total capacitance (CT) (K Cy includes C) and the film thickness d0 of the tunnel oxide film 24 vary, the electric field E0 will vary. However, if the electric field E0 becomes smaller, the writing/erasing speed of the nonvolatile memory element will decrease; if the electric field E0 becomes larger, excess charge will pass through the tunnel oxide film 24, and the nonvolatile This will worsen the fatigue characteristics as a memory element.
Variations in the electric field E0 in tm nonvolatile memory elements can be seen in writing/erasing speed and fatigue characteristics, so how to suppress the variations in the electric field without having contradictory adverse effects is a serious problem. Become. In particular, in the conventional structure, the capacitance value (C, -C,) of the floating gate electrode 25 and the drain, source, or channel region is
Since it is determined by the alignment accuracy of the mask, the gate electrode interrogation amount Cs or the film thickness d0 of the tunnel oxide film 24
Compared to the value of
本発明の目的は、このようにトンネル酸化膜にかかる電
界のばらつきを小さくすること、言い換えればフローテ
ィングゲート電極からみた全容量値のばらつきを小さく
するような不揮発性メモリ素子に代表されるＭＯＢ型手
型体導体素子供することにある。The purpose of the present invention is to reduce the variation in the electric field applied to the tunnel oxide film, in other words, to reduce the variation in the total capacitance value seen from the floating gate electrode. The type of conductor is to be used as a conductor element.
本発明のＭＯ８型半導体素子は、−導電型半導体基板上
に形成した逆導電聾拡散層と、前記拡散層を含む前記基
板の上から被覆し且つ一部に膜厚の薄−領域を含む第一
の絶縁膜と、前記第一の絶縁膜上に表面が凹凸をなすよ
うに形成した第一の電極と、前記第一の電極上に形成し
てなる第二の絶縁膜と、前記第二の絶縁膜上に形成して
なる第二の電極とを有して構成される。The MO8 type semiconductor element of the present invention includes a reverse conductive deaf diffusion layer formed on a -conductivity type semiconductor substrate, and a reverse conductivity deaf diffusion layer formed on a -conductivity type semiconductor substrate, and a -conductivity type semiconductor substrate that covers the substrate including the diffusion layer and that partially includes a thin film thickness region. a first insulating film formed on the first insulating film so as to have an uneven surface; a second insulating film formed on the first electrode; and a second electrode formed on the insulating film.
すなわち、本発明はフローティングゲート電極の表面に
大きな凹凸をつけることにょシ１、フローティングゲー
ト電極とコントロールゲート電極の表面積を大きくシ、
同一素子面積に対してよシ大きな電極間容量（Ｃｍ）を
得ようとするものである。That is, the present invention aims to increase the surface area of the floating gate electrode and the control gate electrode by increasing the surface area of the floating gate electrode and the control gate electrode.
The aim is to obtain a larger interelectrode capacitance (Cm) for the same element area.
要するに従来の技術で問題としたフローティングゲート
電極とドレイン、ソースある−はチャンネル領域の容量
値（ＣＴ−Ｃ２）に対して、電極間容量（Ｃりの値をよ
シ大きくすることで全容量（Ｃ、ｒ）のバッフ中を小さ
くすることにある。In short, the floating gate electrode, drain, and source, which were problems in the conventional technology, can be compared to the capacitance value of the channel region (CT-C2) by increasing the interelectrode capacitance (C). C, r) to reduce the size of the buffer.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図（ａＪ 、 （ｂ）はそれぞれ本発明の第一の実
施例を説明するためのＭＯＳ型半導体素子の断面図およ
びその電極部の平面図である。尚、第１図（ａ）は第１
図（ｂ）に半導体基板および絶縁膜を含めた横軸方向の
断面を示す。FIGS. 1(a) and 1(b) are a cross-sectional view of a MOS type semiconductor element and a plan view of its electrode portion, respectively, for explaining the first embodiment of the present invention. 1st
Figure (b) shows a cross section in the horizontal axis direction including the semiconductor substrate and the insulating film.
第１図（ａｌに示すように、かかるＭＯＳ型牛型体導体
素子えば不揮発性メモリ素子はｐ型半導体基板１にメモ
リ素子のソース及びドレインとなるｎ＋拡散層２と、前
記基板ｌ上の前記メモリ素子のゲート領域に例えば熱酸
化法でゲート酸化膜３（第一の絶縁膜）を形成する。次
に、ホトリングラフイー技術およびエツチング技術によ
シｎ＋拡散層２上のゲート酸化膜３の一部にトンネル窓
を開口後１例えば熱酸化法によシトンネル酸化膜４を被
覆する。次に、ゲート酸化ｙＸ３およびトンネル酸化膜
４の上からＬＰＣＶＤ法によシ多結晶シリコン層を４０
０ＯＡ−ＩＡｍ成長させ不純物の導入によシ導電性を持
九せる。すなわち、まづ第１回目の７０−ティングゲー
ト電極領域のパターニングをホトリソグラフィー技術と
エツチング技術を用−て行なう。次に、第２回目のフロ
ーティングゲート′電極のバターニングとしてフローテ
ィレグゲート電極に凹部５および凸部６を設けるため、
再度ホトリソグラフィー技術及びドライエツチング技術
を用い凹部５の領域を不純物を含む多結晶シリコン残膜
が１０００〜７０００又となるようにエツチング除去す
る。これにより、７０一テイングゲート′１極凹部５お
よび凸部６が形成される。As shown in FIG. 1 (al), such a MOS type conductor element, such as a nonvolatile memory element, has a p-type semiconductor substrate 1, an n+ diffusion layer 2 which becomes the source and drain of the memory element, and a A gate oxide film 3 (first insulating film) is formed in the gate region of the memory element by, for example, thermal oxidation.Next, the gate oxide film 3 on the n+ diffusion layer 2 is formed by photolithography and etching techniques. After opening a tunnel window in a part of 1, a tunnel oxide film 4 is coated by, for example, a thermal oxidation method.Next, a 40-layer polycrystalline silicon layer is deposited over the gate oxide yX3 and tunnel oxide film 4 by an LPCVD method.
By growing 0OA-IAm and introducing impurities, the conductivity can be improved. That is, first, the first patterning of the 70-ting gate electrode region is performed using photolithography and etching techniques. Next, in order to provide the recesses 5 and protrusions 6 on the floating leg gate electrode as the second buttering of the floating gate' electrode,
Using photolithography and dry etching again, the area of the recess 5 is etched away so that the remaining polycrystalline silicon film containing impurities becomes 1000 to 7000 layers. As a result, the concave portion 5 and the convex portion 6 of the 70-teating gate'1 are formed.
次に、上述したフローティングゲート電極凹部５および
凸部６の上から熱酸化法によシ多結晶シリコン層間絶縁
膜７ｔ−形成する。次にこの絶縁膜７の上にＬＰＣＶＤ
法によシ再度多結晶クリーン層を成長させ、しかる後不
純物導入によシ導電性を持たせホトリソグラフィー技術
とエツチング技術によシバターニングを行なって、コン
トロールゲート電極８を形成する。更に、これら＝１構
造ゲート電極の上から表面像１ｉｔ−兼ねた絶ａｇを被
覆してメモリ素子を完成させる。Next, a polycrystalline silicon interlayer insulating film 7t is formed over the floating gate electrode recesses 5 and projections 6 by thermal oxidation. Next, on this insulating film 7, LPCVD is applied.
A polycrystalline clean layer is grown again by the method, and then impurities are introduced to give it conductivity, and patterning is performed by photolithography and etching techniques to form the control gate electrode 8. Further, an ag layer which also serves as a surface image 1it- is covered from above these =1 structure gate electrodes to complete the memory element.
第１図（ｂｌは第１図（ａ）に示すゲート酸化膜３およ
びトンネル酸化膜４上の電極部Ｏ配置を示す平面図であ
る。FIG. 1 (bl) is a plan view showing the arrangement of electrode portions O on the gate oxide film 3 and tunnel oxide film 4 shown in FIG. 1(a).
第１図（ｂ）に示すように、フローティングゲート電極
凹部５およびフローティングゲート電極凸部６の上には
眉間絶縁膜（図示省略）を介してコントロールゲート電
極８が形成されるが、この；ントロールゲート電極８も
７０−ティングゲート電極の凹凸に合わせて、凹凸が形
成される。As shown in FIG. 1(b), a control gate electrode 8 is formed on the floating gate electrode concave portion 5 and the floating gate electrode convex portion 6 via a glabella insulating film (not shown). The gate electrode 8 is also formed with concavities and convexities in accordance with the concavities and convexities of the gate electrode.
本実施例によれば、従来の二層電極構造のメモリ素子に
対し対向する電極間の表面積を大きくでき、従ってゲー
ト電極間容量を大きくできるので。According to this embodiment, the surface area between opposing electrodes can be increased compared to a memory element having a conventional two-layer electrode structure, and therefore the capacitance between gate electrodes can be increased.
トンネル酸化膜にかかる電界のばらつきを小さくするこ
とができる。Variations in the electric field applied to the tunnel oxide film can be reduced.
第２図は本発明の第二の実施例を説明するためのゲート
酸化膜とトンネル酸化膜に対する電極部の配置を示す平
面図である。FIG. 2 is a plan view showing the arrangement of electrode portions with respect to a gate oxide film and a tunnel oxide film for explaining a second embodiment of the present invention.
第２図に示すように、７０−ティングゲート電極の凹部
１５と凸部１６のパターンを表面積が前記第一の実施例
よシも大きくなるよりにしたものである。従って、よシ
大きなコントロールゲート電極１８とフローティングゲ
ート電極１５．１６を形成でき、これら両電極間の容量
Ｃ８をよシ大きくできるとりう利点を有する。その他の
構造については、前述した第１図（Ｊｌ）のメモリ素子
の構造と同様である。As shown in FIG. 2, the pattern of the concave portions 15 and convex portions 16 of the 70-ring gate electrode has a larger surface area than that of the first embodiment. Therefore, it is possible to form a larger control gate electrode 18 and floating gate electrodes 15, 16, and has the advantage that the capacitance C8 between these two electrodes can be made larger. The other structure is similar to the structure of the memory element shown in FIG. 1 (Jl) described above.
以上説明したように、本発明は第一の電極（７０−チイ
ングゲート電−一面に凹凸を形成することによシ第一の
電極Ｑローティングゲート電礪圧部の表面積を大きくシ
、もってコントロールゲート電極とフローティングゲー
ト電極間容量（Ｃｓ）！同一面積の素子では大きくする
ことができる。従って、本発明はトンネル酸化膜にかか
る電界のばらつき要因を低減できること、すなわちフロ
ーティングゲート電極とドレイン、ソース、あるいはチ
ャンネル領域の容量値（ＣＴ−０２）に対する４二つの
ゲート電極間容量（Ｃｓ ）値をより大きくすることで
全容量Ｃ１のバラツキを低減できる効果がある。As explained above, the present invention increases the surface area of the first electrode (Q loading gate electrode) by forming unevenness on the entire surface of the first electrode (Q loading gate electrode). The capacitance (Cs) between the electrode and the floating gate electrode can be increased for devices with the same area.Therefore, the present invention is capable of reducing the cause of variations in the electric field applied to the tunnel oxide film. By increasing the capacitance (Cs) value between the two gate electrodes relative to the capacitance value (CT-02) of the channel region, it is possible to reduce variations in the total capacitance C1.
第１図（ａ） 、 （ｂｌはそれぞれ本発明の第一の実
施例を説明する九めのＭＯ８型半導体素子の断面図およ
びその電極部の平面図、第２図は本発明の第二の実施例
を説明するためのＭＯＳ型半導体素子電極部の平面図、
第３図（ａ） 、 （ｂ）はそれぞれ従来の一例を説明
するための不揮発性メモリ素子の如きＭＯＳ型半導体素
子の断面図およびその電極部の平面図である。
ｌ・・・・・・牛導体基板％２・・・・・・拡散層、３
・・・・・・第一の絶縁膜（ゲート酸化膜）、４・川・
・トンネル酸化膜、５．１５・・・・・・フローティン
グゲート電極凹部、６．１６・・・・・・７０−ティン
グゲート電極凸部、７・・・・・・第二の絶Ｍｋ膜、８
．１８・山・・コントロールゲート電極、９・・・・・
・第三の絶縁膜。
茅Ｉ図
茅２回FIGS. 1(a) and BL are a cross-sectional view of the ninth MO8 type semiconductor device and a plan view of its electrode portion, respectively, explaining the first embodiment of the present invention, and FIG. A plan view of an electrode part of a MOS type semiconductor element for explaining an example,
FIGS. 3(a) and 3(b) are a cross-sectional view of a MOS type semiconductor device such as a nonvolatile memory device and a plan view of its electrode portion, respectively, for explaining a conventional example. l...Cow conductor board%2...Diffusion layer, 3
...First insulating film (gate oxide film), 4. River.
・Tunnel oxide film, 5.15...Floating gate electrode recess, 6.16...70-ting gate electrode protrusion, 7...Second Mk film, 8
．． 18・Mountain・Control gate electrode, 9・・・・
・Third insulating film. Kaya Izu Kaya 2 times
Claims (1)
記拡散層を含む前記基板の上から被覆し且つ一部に膜厚
の薄い領域を含む第一の絶縁膜と、前記第一の絶縁膜上
に表面が凹凸をなすように形成した第一の電極と、前記
第一の電極上に形成してなる第二の絶縁膜と、前記第二
の絶縁膜上に形成してなる第二の電極とを有してなるこ
とを特徴とするＭＯＳ型半導体素子。an opposite conductivity type diffusion layer formed on a semiconductor substrate of one conductivity type; a first insulating film covering the substrate including the diffusion layer and partially including a thin film thickness region; A first electrode formed on an insulating film so as to have an uneven surface, a second insulating film formed on the first electrode, and a second insulating film formed on the second insulating film. 1. A MOS type semiconductor device comprising two electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7805987A JPS63244686A (en) | 1987-03-30 | 1987-03-30 | Mos type semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7805987A JPS63244686A (en) | 1987-03-30 | 1987-03-30 | Mos type semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244686A true JPS63244686A (en) | 1988-10-12 |
Family
ID=13651280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7805987A Pending JPS63244686A (en) | 1987-03-30 | 1987-03-30 | Mos type semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244686A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154070A (en) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | Manufacture of semiconductor memory device |
| JPS60167472A (en) * | 1984-02-10 | 1985-08-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS61171168A (en) * | 1985-01-25 | 1986-08-01 | Toshiba Corp | Nonvolatile semiconductor memory device |
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1987
- 1987-03-30 JP JP7805987A patent/JPS63244686A/en active Pending
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