JPS63244395A - Dynamic type semiconductor storage device - Google Patents

Abstract

PURPOSE:To prevent the duplex boosting of the gate terminal of a word line driving transistor (TR) by charging a bit line on the side of a high level to a supply voltage level and simultaneously setting the bit line on the side of a low level to an intermediate level between the supply voltage and an earth voltage after the operation of a sense amplifier circuit. CONSTITUTION:The bit line on the side of the high level is charged to the supply voltage level and the bit line on the side of the low level is simultaneously and temporarily set to the intermediate level of the level of a couple of the bit lines BL and -BL after the operation of the sense amplifier circuit 8. Before a selected word line WL is returned to the earth level, the bit line on the side of the low level is reset to the earth level. For boosting the word line WL, capacity coupling by a gate capacity between the selected word line WL of the access transistor 5 and the bit line BL is utilized, whereby the high level of a word line driving signal phiX remains to a Vcc level and the boosting level of the gate of the word line driving TR 3 remains to the level avoiding duplex boosting.

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、ワード線を電源電圧レベル以上に昇圧する
ダイナミック型半導体記憶装置におけるセンスアンプ回
路の駆動方法ならびにワード線の昇圧方法の改良に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for driving a sense amplifier circuit in a dynamic semiconductor memory device that boosts a word line above the power supply voltage level, and an improvement in a method for boosting the word line. It is.

［従来の技術］ 第３図は、従来のワード線を電源電圧レベル以上に昇圧
する１トランジスタ型ダイナミックＲＡＭの行デコーダ
、ワード線駆動回路、メモリセルアレイ、センスアンプ
およびリストア回路を示す図である。′ 第３図１．：　おいＴ、１−１〜１−２°Ｇｔ　Ｎ　Ｏ
Ｒ回路で構成されたデコーダ回路で、Ａｎは入力アドレ
スがＡ、〜Ａ、まであり、各デコーダ回路に、Ａ、また
はＡ、、Ａ２またはＡ２、−、Ａｏまたは△。が入力さ
れることを示しており、入力信号には、２°組の組合わ
せがある。[Prior Art] FIG. 3 is a diagram showing a row decoder, a word line drive circuit, a memory cell array, a sense amplifier, and a restore circuit of a conventional one-transistor type dynamic RAM that boosts a word line to a power supply voltage level or higher. ' Figure 31. : Hey T, 1-1~1-2°Gt NO
The decoder circuit is composed of R circuits, and An has input addresses A, ~A, and each decoder circuit has A, A, , A2 or A2, -, Ao, or Δ. is input, and there are 2° combinations of input signals.

２はデコーダ出力端子Ｎ、とワード線駆動トランジスタ
３のゲート端子Ｎ２との間に挿入されたデカップルトラ
ンジスタ、３はドレインがワード線駆動信号φＸに、ゲ
ートがデカップルトランジスタ２に、ソースがワード線
に接続されたワード線駆動トランジスタ、４はゲートに
ワード線信号ＷＬが印加されるアクセストランジスタ５
とメモリ容量６とで構成される１トランジスタ型メモリ
セル、７はビット線ベアＢＬ、ＢＬをプリチャージレベ
ル■ｐにプリチャージするプリチャージ回路、８はＮＭ
Ｏ３トランジスタで構成されたセンスアンプ回路、９は
トレインがセンスアンプ回路８の杖通Ｖ−スＳ、に、ゲ
ートがセンスアンプ駆動信号ＮＳに、ソースが接地電圧
Ｖｓｓ（ＯＶ）にそれぞれ接続されたセンスアンプ駆動
トランジスタ、１０はＰＭＯ８ｔ−ランジスタで構成さ
れたりストア回路、１１はドレインがリストア回路１０
の共通ソースＳ２に、ゲートがリストア信号ＰＳに、ソ
ースが電源電圧Ｖｃｃに接続されたりストア駆動トラン
ジスタ、１２は列選択信号Ｏ８によりビット線ベアをＩ
１０バスに接続り゛るＩ１０スイッチ回路である。2 is a decoupled transistor inserted between the decoder output terminal N and the gate terminal N2 of the word line driving transistor 3; 3 has its drain connected to the word line driving signal φX; its gate connected to the decoupled transistor 2; and its source connected to the word line. The connected word line drive transistor 4 is an access transistor 5 to which the word line signal WL is applied to the gate.
7 is a bit line bare BL, a precharge circuit that precharges BL to a precharge level ■p, 8 is a NM
The sense amplifier circuit 9 is composed of O3 transistors, the train of which is connected to the V-S of the sense amplifier circuit 8, the gate of which is connected to the sense amplifier drive signal NS, and the source of which is connected to the ground voltage Vss (OV). Sense amplifier drive transistor, 10 is composed of PMO8T transistor, store circuit, 11 drain is restore circuit 10
A store drive transistor 12 has a gate connected to a restore signal PS and a source connected to a power supply voltage Vcc to a common source S2 of the bit line bare I by a column selection signal O8.
This is an I10 switch circuit connected to the I10 bus.

次に、第４図の波形図をもとに、第３図の回路の動作に
ついて説明をする。Next, the operation of the circuit shown in FIG. 3 will be explained based on the waveform diagram shown in FIG.

説明を簡単にするために、ここでは、電源電圧Ｖ（Ｃを
５■、トランジスタのしきい値電圧ＶＴを１ｖとする。To simplify the explanation, here, it is assumed that the power supply voltage V (C) is 5V and the threshold voltage VT of the transistor is 1V.

行アドレス八〇が入力されると、すべてのアドレス入力
の組合わせが低レベル（ＯＶ）である選択デコーダを除
いて、他のすべての非選択デコーダの出力端子Ｎ、が低
レベル（Ｏｖ）に遷移し、それを受けて端子Ｎ２もＯｖ
に遷移するので、非選択ワード線に関わるワード線駆動
トランジスタ３は非導通状態となる。When row address 80 is input, the output terminals N of all other non-selected decoders go to low level (Ov), except for the selected decoder where the combination of all address inputs is low level (OV). In response to this, terminal N2 also changes to Ov.
, the word line drive transistor 3 associated with the unselected word line becomes non-conductive.

一方、選択されたデコーダでは、すべてのアドレス入力
が低レベル（ＯＶ）であり、デコーダ出力端子Ｎ、は高
レベル（ここでは、Ｖｃｃ−Ｔとして４ｖとする）を保
ち、それを受【プて端子ＮＺも４ｖを保つので、選択ワ
ード線に関わるワード線駆動トランジスタ３は動作状態
となる。On the other hand, in the selected decoder, all address inputs are at low level (OV), and the decoder output terminal N, maintains a high level (here, Vcc-T is 4V) and receives it. Since the terminal NZ also maintains 4V, the word line drive transistor 3 associated with the selected word line becomes operational.

ワード線駆動信号φ×がＯＶから５ｖに立ち上がると、
導通しているワード線駆動トランジスタ３において、ゲ
ート端子Ｎ２とソース、ドレイン間のゲート容量の容量
結合で、端子Ｎ２は４ｖからほぼ８Ｖ　（４Ｖ＋５Ｖｘ
０．８　：　０．８はｉｎ択ワード線駆動トランジスタ
３のゲート容量と端子Ｎ２の浮遊容量との比）まで昇圧
されて、ワード線ＷＬに５ｖが伝達される。When the word line drive signal φ× rises from OV to 5V,
In the word line drive transistor 3 which is conducting, the voltage at the terminal N2 increases from 4V to approximately 8V (4V+5Vx
0.8: 0.8 is the ratio of the gate capacitance of the in-selection word line drive transistor 3 to the stray capacitance of the terminal N2), and 5V is transmitted to the word line WL.

このとき、プリチャージ信号φｐがＯｖになった時点か
ら２．５Ｖ（ここでは、プリチャージレベルｖｐとして
電ａ電位Ｖｃｃ（５Ｖ）と接地電位Ｖｓｓ（ＯＶ）の中
間電圧である２、５ｖを採用する。）にプリチャージさ
れ、フローディング状態であったビット線対ＢＬ、ＢＬ
が、メモリセルの情報に応じて高レベル（〜２．７Ｖ）
または低しノベル（〜２．３Ｖ）に変化する。At this time, from the time when the precharge signal φp becomes Ov, 2.5V (Here, 2.5V, which is the intermediate voltage between the voltage a potential Vcc (5V) and the ground potential Vss (OV), is adopted as the precharge level vp. The bit line pair BL, BL which was precharged and was in a floating state
is at a high level (~2.7V) depending on the information of the memory cell.
Or it changes to a low level (~2.3V).

センスアンプ駆動信号ＮＳがＯＶから５に立ち上がると
、このビット線ベアＢＬ、ＢＬに生じていた微小電位差
をセンスアンプ回路８が着初増幅し、低レベル側のビッ
ト線はＯｖに遣移し、高レベル側のビット線はほぼ２．
５ｖの中間電圧に留まる。When the sense amplifier drive signal NS rises from OV to 5, the sense amplifier circuit 8 amplifies the minute potential difference that has occurred between the bit lines bare BL and BL, and the bit line on the low level side is transferred to Ov, The bit line on the level side is approximately 2.
It stays at an intermediate voltage of 5v.

続いて、リストア信号ＰＳが５ＶからＯｖに遷移すると
、はぼ２．５ｖであった高レベル側のビット線を電源電
圧の５ｖまで充電し、メモリセル情報の検知、増幅が完
了する。Subsequently, when the restore signal PS transitions from 5V to Ov, the bit line on the high level side, which was approximately 2.5V, is charged to the power supply voltage of 5V, and the detection and amplification of the memory cell information is completed.

トランジスタのしきい値によるロスをなくしてメモリ容
量に高レベルとして５■を書込むためのワード線駆動信
号φＸをＶＣＣ十ＶＴ　　（５Ｖ＋１Ｖ）以上の電圧、
たとえば７ｖに昇圧すると、既に昇圧されていた端子Ｎ
２の電位は二重に昇圧さ゛れるコトニなり、Ｉｇぼ９．
６Ｖ　＜８Ｖ＋２Ｖｘ０，８）と、はぼ？！電源電圧２
倍のレベルにまで達し、その結果ワード線に７ｖが伝達
されることになる。The word line drive signal φX is set to a voltage higher than VCC+VT (5V+1V) to eliminate the loss due to the threshold value of the transistor and write 5■ to the memory capacity as a high level.
For example, when boosting the voltage to 7V, the terminal N that has already been boosted
The potential of 2 is doubly boosted, so Ig is 9.
6V <8V+2Vx0,8) and Habo? ! Power supply voltage 2
double the level, resulting in 7V being transmitted to the word line.

［発明が解決しようとする問題点］ 従来のワード線を電源電圧レベル以上に昇圧する１トラ
ンジスタ型ダイナミックＲＡＭのワード線駆動回路、セ
ンスアンプ回路およびリストア回路は、以上のように構
成されているので、ワード線を電諒電圧士トランジスタ
のしきい値電圧（ＶＣＣ＋ＶＴ）以上のレベルに昇圧し
ようとした場合、ワード線部ｌ！ｌｌｔ・ランジスタの
ゲート電圧が二重に昇圧され、はぼ電源重圧の２倍のレ
ベルにまで達し、信頼性を低下させるという問題点があ
った。[Problems to be Solved by the Invention] The word line drive circuit, sense amplifier circuit, and restore circuit of a conventional one-transistor type dynamic RAM that boosts the word line above the power supply voltage level are configured as described above. , when attempting to boost the word line to a level higher than the threshold voltage (VCC+VT) of the voltage regulator transistor, the word line portion l! There was a problem in that the gate voltage of the llt transistor was doubled and reached a level twice as high as the power supply load, which lowered reliability.

この発明は、上記のような問題点を解消するためになさ
れたもので、ワード線駆動トランジスタのゲート端子Ｎ
２のように二重に昇圧される端子をなくしながら、ワー
ド線を電源電圧士トランジスタのしきい値電圧（ＶＣＣ
＋ＶＴ）以上のレベルに昇圧することのできるワード線
駆動回路、センスアンプ回路およびリストア回路を有す
るダイナミック型半導体記憶装置を得ることを目的とす
る。This invention was made to solve the above-mentioned problems, and the gate terminal N of the word line driving transistor
2, the word line is connected to the threshold voltage of the power supply voltage transistor (VCC).
An object of the present invention is to obtain a dynamic semiconductor memory device having a word line drive circuit, a sense amplifier circuit, and a restore circuit that can boost the voltage to a level higher than +VT.

［問題点を解決するための手段］ センスアンプ回路の動作後、ビット線対のうち、高レベ
ル側のビット線を＠課電圧レベルに充電するのとほぼ同
時に低レベル側のビット線を一時的にｍｒＡ’ｓ圧と接
地電圧の間の中間レベルにセットし、選択ワード線を接
地レベルに戻す前に、前記低レベル側のピッ＋−ａを接
地レベルにリセットするようにしたものである。[Means for solving the problem] After the sense amplifier circuit operates, the bit line on the high level side of the bit line pair is charged to the applied voltage level, and at the same time, the bit line on the low level side is temporarily charged. The mrA's voltage is set to an intermediate level between the mrA's voltage and the ground voltage, and the low level side P1+-a is reset to the ground level before returning the selected word line to the ground level.

［作用］ この発明に係るダイナミック型半導体記憶装置では、ワ
ード線の昇圧が、選択されたアクセストランジスタのワ
ード線とビット線との間のゲート客車による容量結合を
利用して行なうので、ワード線駆動信号φＸの高レベル
はＶＣＣレベルに、ワード線駆動トランジスタのゲート
の昇圧レベルは、二重昇圧を避けたレベルに留まる。[Function] In the dynamic semiconductor memory device according to the present invention, the word line is boosted by using capacitive coupling between the word line of the selected access transistor and the bit line by the gate carriage. The high level of the signal φX remains at the VCC level, and the boosted level of the gate of the word line drive transistor remains at a level that avoids double boosting.

［発明の実施例］ 以下、この発明の一実施例を図について説明する。[Embodiments of the invention] An embodiment of the present invention will be described below with reference to the drawings.

第１図に、本発明の一実施例に係るダイナミック型ＲＡ
Ｍの行デコーダ、ワード線駆動回路、メモリセルアレイ
、センスアンプ回路およびリストア回路を、第３図に対
比して示す。FIG. 1 shows a dynamic RA according to an embodiment of the present invention.
The row decoder, word line drive circuit, memory cell array, sense amplifier circuit, and restore circuit of M are shown in comparison with FIG.

第３図の従来の構成と異なる点は、デカップルトランジ
スタ２のゲートに、１１８１ｍ圧ｖＣＣの代わりにコン
トロール信号φ丁が入力されていることおよびセンスア
ンプ駆動トランジスタ９のソースが接地電位Ｖｓｓの代
わりにクロック制御されるＶＳ２に接続されていること
である。The difference from the conventional configuration shown in FIG. 3 is that the control signal φd is input to the gate of the decoupled transistor 2 instead of the 1181 m voltage vCC, and the source of the sense amplifier drive transistor 9 is inputted to the gate of the decoupled transistor 2 instead of the ground potential Vss. It is connected to clock-controlled VS2.

以下、第２図の波形図をもとに、第１図に示すこの発明
の一実施例の回路におけるワード線ＷＬの昇圧の仕方に
ついて説明をする。なおここでも、説明を簡単にするた
めに、電源電圧ＶＣＣを５Ｖ。The method of boosting the word line WL in the circuit according to the embodiment of the present invention shown in FIG. 1 will be explained below based on the waveform diagram of FIG. 2. Note that here as well, to simplify the explanation, the power supply voltage VCC is 5V.

トランジスタのしきい値ＶＴを１Ｖとする。The threshold voltage VT of the transistor is assumed to be 1V.

ワード線駆動信号φＸがＯｖから５ｖに立ち上がり、セ
ンスアンプ駆動信号Ｎｓが５Ｖになり、ビット線ベアの
低レベル側がＯＶ、高レベル側がほぼ２．５■−まで増
幅されるまでの動作は、ここまではコントロール信号φ
ＴがＶＣＣレベルの５Ｖ。The operation until the word line drive signal φX rises from Ov to 5V, the sense amplifier drive signal Ns becomes 5V, and the bit line bare low level side is amplified to OV and high level side is amplified to approximately 2.5■- is as follows. until the control signal φ
T is VCC level 5V.

ｖＳ′がｖＳＳレベルのＯＶであるので、従来の回路で
説明したものと同じである。Since vS' is OV at the vSS level, it is the same as that described in the conventional circuit.

センスアンプ駆動信号ＮＳが５Ｖに達した後、リストア
回路駆動信号ＰＳが５ｖを保っている間にコントロール
信号φ丁をＶＣＣ＋ＶＴ　〈５ｖ＋１Ｖ）以上のレベル
、たとえば７ｖに昇圧し、非導通であった選択デコーダ
のデカップルトランジスタ２を導通させ、端子Ｎ、とＮ
２のレベルをほぼ５ｖに等化する。After the sense amplifier drive signal NS reaches 5V, while the restore circuit drive signal PS is maintained at 5V, the control signal φ is boosted to a level higher than VCC+VT (5V+1V), for example, 7V, and the selection that was non-conductive is The decoupling transistor 2 of the decoder is made conductive, and the terminals N and N
2 level to approximately 5V.

この値は、Ｎ、とＮ２の浮遊容量の比によって変わるが
、通常、デコーダ出力端子Ｎ、の容量は。This value varies depending on the ratio of the stray capacitances of N and N2, but usually the capacitance of the decoder output terminal N is.

ゲート端子Ｎ２に比べて１０倍以上はあり、等化機の電
圧は５ｖ以下となる。よって、この時点で、それまで導
通していた選択ワード線駆動トランジスタ３は非導通と
なる。The voltage is 10 times or more compared to the gate terminal N2, and the voltage of the equalizer is 5V or less. Therefore, at this point, the selected word line drive transistor 3, which had been conductive until then, becomes non-conductive.

その後、リストア回路駆動信号ＰＳを５ｖからＯｖに遷
移するのとほぼ同時に、クロック制御信号Ｖ　Ｓ　ｌを
ＯｖからＶＣＣとＶｓｓの中間電圧である２．５Ｖにセ
ットすると、ビット線ペアの高レベル側がほぼ２．５ｖ
から５Ｖに充電され上昇し、低レベル側もＯｖから２．
５Ｖに上昇する。After that, when the clock control signal V S l is set from Ov to 2.5V, which is the intermediate voltage between VCC and Vss, almost at the same time as the restore circuit drive signal PS is changed from 5V to Ov, the high level side of the bit line pair is changed. Approximately 2.5v
It is charged from Ov to 5V and rises, and the low level side also goes from Ov to 2.
Increases to 5V.

その結果、導通しているアクセストランジスタのゲート
容量による容量結合で、選択ワード線は５ｖからほぼ７
Ｖ　（５Ｖ＋２．５ｘＯ，８：０゜８はトータルのワー
ド線容量とゲート容重との比）まで昇圧される。この時
点で、高レベルの５ｖはしきい値ロスなくメモリセルに
書込まれる。As a result, due to capacitive coupling due to the gate capacitance of the conducting access transistor, the selected word line is increased from 5V to approximately 7V.
The voltage is increased to V (5V+2.5×O, 8:0°8 is the ratio of the total word line capacitance to the gate capacitance). At this point, a high level of 5V is written to the memory cell without threshold loss.

その後、ワード線が駆動されている間にＶｓ’をＯｖに
リセット丈ると、低レベル側のビット線がＯＶに戻り、
メモリセルに低レベルとしてＯＶが書込まれることにな
る。After that, when Vs' is reset to Ov while the word line is being driven, the bit line on the low level side returns to OV,
OV will be written to the memory cell as a low level.

このとき、ワード線は昇圧されていた７ｖから５Ｖに向
かってレベルダウンするが、既に高レベルとしての５■
はメモリセルに書込まれており、問題とはならない。At this time, the level of the word line drops from 7V to 5V, but it is already at a high level of 5V.
is written in the memory cell, so there is no problem.

なお、上記実施例ではデコーダにＮＯＲ回路を使ったが
、ＮＡＮＤ回路とインバータ回路で構成してもよく、デ
コーダの構成方法には特に制限はない。In the above embodiment, a NOR circuit is used for the decoder, but it may be constructed from a NAND circuit and an inverter circuit, and there is no particular restriction on the method of configuring the decoder.

［発明の効果］ 以上の批うに、この発明によれば、選択され導通１ノで
いるアクセストランジスタのビット線とワード線との間
のゲート容重による容量結合を利用して、ワード線をＶ
ＣＣ＋ＶＴ　　（Ｉｔ源電圧＋トランジスタのしきい値
電圧）以上のレベルに昇圧するように構成したので、電
鈴電圧の２倍近くまで二重に昇圧される端子をなくすこ
とが可能となり、信頼性の高いダイナミック型半導体記
憶装置が得られる効果がある。[Effects of the Invention] According to the present invention, the capacitive coupling due to the gate capacitance between the bit line of the selected and conductive access transistor and the word line is used to reduce the word line to V.
Since it is configured to boost the voltage to a level higher than CC+VT (It source voltage + transistor threshold voltage), it is possible to eliminate terminals that are double boosted to nearly twice the bell voltage, resulting in high reliability. This has the effect of providing a dynamic semiconductor memory device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明の一実施例に係るダイナミック型半
導体記憶Ｈ＠の行デコーダ、ワード線駆動回路、メモリ
セルアレイ、センスアンプ回路およびリストア回路部を
示す図である。第２図は、第１図に示す回路におけるワ
ード線の昇圧の仕方を説明するための波形図である。第
３図は、従来のダイナミック型半導体記憶装置の行デコ
ーダ、ワード線駆動回路、メモリセルアレイ、センスア
ンプ回路およびリストア回路部を示す図である。 第４図は、第３図の従来の回路におけるワード線の昇圧
方法を説明するための波形図である。 図において、Ｗ　Ｌはワード線、ＢＬ、ＢＬはビット悴
゛ベア、２はデカップルトランジスタ、３はワード線駆
動トランジスタ、φＴはコント・ロール信号を示す。 代理人　　　大　　岩　　増　　雄 第１図 Ｃ５ 第４図 １、事件の表示　　　特願昭６２−７９１１９　号２、
発明の名称 ダイナミック型半導体記憶装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第５頁第１１行の「動作状態」を「導通
状態」に訂正する。 （２）　明細書第９頁第１９行のｒＮｓＪをｒＮＳＪに
訂正する。 以上FIG. 1 is a diagram showing a row decoder, a word line drive circuit, a memory cell array, a sense amplifier circuit, and a restore circuit section of a dynamic semiconductor memory H@ according to an embodiment of the present invention. FIG. 2 is a waveform diagram for explaining how to boost the voltage of the word line in the circuit shown in FIG. FIG. 3 is a diagram showing a row decoder, a word line drive circuit, a memory cell array, a sense amplifier circuit, and a restore circuit section of a conventional dynamic semiconductor memory device. FIG. 4 is a waveform diagram for explaining a method for boosting the word line in the conventional circuit shown in FIG. In the figure, WL is a word line, BL and BL are bit bearers, 2 is a decoupled transistor, 3 is a word line drive transistor, and φT is a control signal. Agent Masuo Oiwa Figure 1 C5 Figure 4 1 Indication of the case Patent Application No. 1988-79119 No. 2
Name of the invention Dynamic semiconductor memory device 3, Person making the amendment 5, Detailed description of the invention column 6 of the specification subject to amendment, Contents of the amendment (1) "Operating state" on page 5, line 11 of the specification is corrected to "conducting state". (2) Correct rNsJ on page 9, line 19 of the specification to rNSJ. that's all

Claims (3)

【特許請求の範囲】[Claims] （１）ビット線対と、該ビット線対に接続されたセンス
アンプ回路と、ワード線とを有し、ワード線の選択時に
ワード線を電源電圧レベル以上に昇圧する方式のダイナ
ミック型半導体記憶装置において、 前記センスアンプ回路の動作後、前記ビット線対のうち
、高レベル側のビット線を電源電圧レベルに充電するの
とほぼ同時に低レベル側のビット線を一時的に電源電圧
と接地電位の間の中間レベルにセットし、前記選択ワー
ド線を接地レベルに戻す前に、前記低レベル側のビット
線を接地レベルにリセットするようにしたことを特徴と
する、ダイナミック型半導体記憶装置。(1) A dynamic semiconductor memory device that includes a bit line pair, a sense amplifier circuit connected to the bit line pair, and a word line, and boosts the word line above the power supply voltage level when the word line is selected. After the sense amplifier circuit operates, the bit line on the high level side of the pair of bit lines is charged to the power supply voltage level, and at the same time, the bit line on the low level side is temporarily charged to the power supply voltage and the ground potential. 2. A dynamic semiconductor memory device, wherein the bit line on the low level side is reset to the ground level before the selected word line is set to an intermediate level between the levels and the selected word line is returned to the ground level. （２）前記ワード線は、それぞれ、ワード線駆動トラン
ジスタを備え、 前記センスアンプ回路の動作後、前記ビット線対のうち
、高レベル側のビット線を電源電圧レベルに充電する前
に選択駆動されていたワード線駆動トランジスタを一時
的に非導通状態にして、選択ワード線をフローティング
状態にすることを特徴とする、特許請求の範囲第１項記
載のダイナミック型半導体記憶装置。(2) The word lines each include a word line drive transistor, and are selectively driven after the sense amplifier circuit operates and before charging the higher level bit line of the bit line pair to the power supply voltage level. 2. The dynamic semiconductor memory device according to claim 1, wherein a selected word line is placed in a floating state by temporarily turning off a word line driving transistor that has been previously selected. （３）前記センスアンプ回路には駆動用トランジスタが
接続されており、該駆動用トランジスタのソース電圧を
低レベルとして接地電位、高レベルとして電源電位と接
地電位の間の中間レベルにクロック制御するようにした
ことを特徴とする、特許請求の範囲第２項記載のダイナ
ミック型半導体記憶装置。(3) A driving transistor is connected to the sense amplifier circuit, and the source voltage of the driving transistor is clock-controlled to a low level at a ground potential and a high level at an intermediate level between a power supply potential and a ground potential. A dynamic semiconductor memory device according to claim 2, characterized in that: