JPS63238712A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
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- JPS63238712A JPS63238712A JP62073342A JP7334287A JPS63238712A JP S63238712 A JPS63238712 A JP S63238712A JP 62073342 A JP62073342 A JP 62073342A JP 7334287 A JP7334287 A JP 7334287A JP S63238712 A JPS63238712 A JP S63238712A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置等に使用されるフリッ
プ・フロップ回路に関し、特にその誤動作の防止に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to flip-flop circuits used in semiconductor integrated circuit devices and the like, and particularly to prevention of malfunction thereof.
第８図は従来のフリップ・フロップ回路ＦＦを示す。図
において、Ａはマスタラッチ回路Ｍの入力、Ｂはマスタ
ラッチ回路Ｍの出力でもあるスレーブラッチ回路Ｓの入
力、Ｃはスレーブラッチ回路Ｓの出力でもある反転ゲー
トＢ３の入力、Ｑはマスタラッチ回路Ｍの入力でもある
反転ゲートＢ３の出力、ＴとＴはそれぞれコントロール
信号とその反転信号、Ｇ１およびＧ４はコントロール信
号Ｔによってイネーブルとディスエーブル状態が制御さ
れるゲート、Ｇ２およびＧ３はコントロール信号Ｔによ
ってイネーブルとディスエーブル状態が制御されるゲー
ト、Ｂ１はマスタラッチ回路Ｍのバッフ７ゲート、Ｂ２
はスレーブラッチ回路Ｓのバッファゲートである。FIG. 8 shows a conventional flip-flop circuit FF. In the figure, A is the input of the master latch circuit M, B is the input of the slave latch circuit S which is also the output of the master latch circuit M, C is the input of the inverting gate B3 which is also the output of the slave latch circuit S, and Q is the input of the master latch circuit M. T and T are respectively the control signal and its inverted signal, G1 and G4 are gates whose enable and disable states are controlled by control signal T, and G2 and G3 are enable and disable by control signal T. Gate whose enable state is controlled, B1 is the buffer 7 gate of master latch circuit M, B2
is the buffer gate of the slave latch circuit S.
また第９図は、コントロール信号ＴおよびＴの状態によ
るゲートＧ１〜Ｇ４ならびにフリップ・フロップ回路Ｆ
Ｆの各点Ａ、Ｂ、Ｃ，Ｑの状態と信号の伝達状態とを示
したものであり、第１０図は第８図に示すフリップ・７
０ツブ回路ＦＦの誤動作時のファンクション波形を示し
たものである。FIG. 9 also shows the gates G1 to G4 and the flip-flop circuit F depending on the states of the control signals T and T.
The state of each point A, B, C, and Q of F and the signal transmission state are shown, and FIG. 10 shows the flip 7 shown in FIG.
This figure shows the function waveform when the 0-tube circuit FF malfunctions.
次に従来装置の動作について説明する。コントロール信
号Ｔおよび王によってゲートＧ１およびＧ４がイネーブ
ル状態である時、ゲートＧ２およびＧ３はディスエーブ
ル状態にあり、このとき第９図（Ｉ）に示すように出力
Ｑの信号は入力Ａを通してマスタラッチ回路Ｍの出力Ｂ
まで読み込まれ、一方スレープラッチ回路Ｓでは、コン
トロール信号ＴおよびＴが反転する以前の出力Ｃの信号
がゲートＧ４とバッファゲートＢ２によりラッチされ、
これが反転ゲートＢ３を通して出力Ｑと入力Ａに現われ
ている。Next, the operation of the conventional device will be explained. When gates G1 and G4 are enabled by control signals T and 1, gates G2 and G3 are disabled, and the signal at output Q is then routed through input A to the master latch circuit, as shown in FIG. 9(I). Output B of M
On the other hand, in the slave latch circuit S, the control signals T and the signal of the output C before T is inverted are latched by the gate G4 and the buffer gate B2,
This appears at output Q and input A through inverting gate B3.
次にコントロール信号Ｔおよび王が反転すると、ゲート
Ｇ およびＧ４がディスエーブル状態になす、ゲートＧ
２およびＧ３はイネーブル状態になる。この状態でマス
タラッチ回路Ｍでは、第９図（■′）に示すように、コ
ントロール信号■およびＴが反転する以前の（すなわち
第９図（Ｉ）の状態の）出力Ｂの信号がゲートＧ２とバ
ッファゲートＢ１によりラッチされるとともに、このマ
スタラッチ回路Ｍでラッチされている出力Ｂの信号は、
スレーブラッチ回路ＳのゲートＧ３により読み込まれ、
バッファゲート８２１反転ゲートＢ３を介して出力Ｑと
入力Ａに現われている。Next, when the control signals T and G4 are inverted, gates G and G4 are disabled.
2 and G3 are enabled. In this state, in the master latch circuit M, as shown in FIG. 9 (■'), the signal of the output B before the control signal ■ and T are inverted (that is, the state of FIG. 9 (I)) is connected to the gate G2. The signal of output B, which is latched by buffer gate B1 and is also latched by this master latch circuit M, is as follows.
Read by gate G3 of slave latch circuit S,
Buffer gate 821 appears at output Q and input A via inverting gate B3.
従来のフリップ・７０ツブ回路では、トグル状態を発生
させるために反転ゲート８３の出力Ｑの信号をマスタラ
ッチ回路Ｍの入力Ａの信号としており、このためコント
ロール信号Ｔおよび王が“Ｌ”の電位と“Ｈ″の電位と
の間でゆっくり変化した等、コントロール信号Ｔおよび
王の電位が“Ｌ″の電位と“Ｈ”の電位との間で不安定
になった時には、第９図（Ｉ）〜（Ｖ）および第１０図
に示すように誤動作が生じてしまう。すなわち過渡的な
状態を表わす第９図（Ｉｔ）において、ゲートＧ２がデ
ィスエーブル状態からイネーブル状態に変化して、マス
タラッチ回路Ｍがその入力への信号をラッチする際、ゲ
ートＧ３のイネーブルに応じて変化した出力Ｑの信号は
ゲートＧ１がディスエーブル状態になる以前にゲートＧ
１によって読み込まれて、ゲートＧ２とバッファゲート
Ｂ１によってラッチされてしまっており、このため第９
図（１）に示すように、出力Ｑには本来あるべき第９図
（■′）の状態とは逆の信号が現われ誤動作を起こして
いる。このような誤動作が続いた場合、フリップ・７０
ツブ回路ＦＦのファンクション波形は第１０図に示すよ
うになり、出力Ｑには“Ｈ”または“し”の信号が現わ
れ続ける。In the conventional flip/70 tube circuit, in order to generate a toggle state, the signal of the output Q of the inverting gate 83 is used as the signal of the input A of the master latch circuit M, so that the control signal T and the output terminal are at the "L" potential. When the control signal T and the potential of the control signal T become unstable between the "L" potential and the "H" potential, such as when the control signal T changes slowly between the "H" potential and the "H" potential, as shown in FIG. -(V) and malfunctions occur as shown in FIG. That is, in FIG. 9 (It) representing a transient state, when the gate G2 changes from the disabled state to the enabled state and the master latch circuit M latches the signal to its input, in response to the enable of the gate G3. The changed output Q signal is applied to gate G before gate G1 is disabled.
1 and has been latched by gate G2 and buffer gate B1, so the 9th
As shown in FIG. 1, a signal opposite to the original state shown in FIG. 9 (■') appears at the output Q, causing a malfunction. If this kind of malfunction continues, the Flip 70
The functional waveform of the tube circuit FF is as shown in FIG. 10, and an "H" or "off" signal continues to appear at the output Q.
この発明は、上記のような問題点を解消するためになさ
れたもので、コントロール信号の電位が不安定になって
も、本来のフリップ・フロップ回路の曙能を維持できる
とともに、誤動作を防止できるフリップ・フロップ回路
を得ることを目的とする。This invention was made to solve the above-mentioned problems, and even if the potential of the control signal becomes unstable, the original performance of the flip-flop circuit can be maintained and malfunction can be prevented. The purpose is to obtain a flip-flop circuit.
この発明に係るフリップ・７０ツブ回路は、スレーブラ
ッチ回路の出力からマスタラッチ回路の入力に至る経路
の途中に遅延回路を挿入したものである。The flip 70-tube circuit according to the present invention has a delay circuit inserted in the middle of the path from the output of the slave latch circuit to the input of the master latch circuit.
〔作用］
この発明における遅延回路は、マスタラッチ回路がその
入力信号を読み込んでラッチする際に、同時に変化する
スレーブラッチ回路の出力信号を遅延させて前記マスタ
ラッチ回路の入力に与えるため、変化後の前記スレーブ
ラッチ回路の出力信号をマスタラッチ回路が誤って読込
んでラッチすることはない。[Operation] In the delay circuit of the present invention, when the master latch circuit reads and latches its input signal, it delays the output signal of the slave latch circuit that changes at the same time and supplies it to the input of the master latch circuit. The master latch circuit will not erroneously read and latch the output signal of the slave latch circuit.
第１図は本発明によるフリップ・フロップ回路ＦＦの一
実施例を示す。図において、Ａは遅延回路Ｆの出力でも
あるマスタラッチ回路Ｍの入力、Ｂはマスタラッチ回路
Ｍの出力でもあるスレーブラッチ回路Ｓの入力、Ｃはス
レーブラッチ回路Ｓの出力でもある反転ゲートＢ３の入
力、Ｑは反転ゲートＢ３の出力でもある遅延回路Ｆの入
力、Ｔと王はそれぞれコントロール信号とその反転信号
、Ｇ１およびＧ４はコントロール信号Ｔによってイネー
ブルとディスエーブル状態が制御されるゲート、Ｇ２お
よびＧ３はコントロール信号Ｔによってイネーブルとデ
ィスエーブル状態が制御されるゲート、Ｂ１はマスタラ
ッチ回路Ｍのバッファゲート、Ｂ２はスレーブラッチ回
路Ｓのバッファゲートである。FIG. 1 shows an embodiment of a flip-flop circuit FF according to the present invention. In the figure, A is the input of the master latch circuit M which is also the output of the delay circuit F, B is the input of the slave latch circuit S which is also the output of the master latch circuit M, C is the input of the inverting gate B3 which is also the output of the slave latch circuit S, Q is the input of the delay circuit F which is also the output of the inverting gate B3, T and O are the control signal and its inverted signal respectively, G1 and G4 are gates whose enable and disable states are controlled by the control signal T, and G2 and G3 are the gates whose enable and disable states are controlled by the control signal T. Gates whose enable and disable states are controlled by the control signal T, B1 are the buffer gates of the master latch circuit M, and B2 are the buffer gates of the slave latch circuit S.
また第２図はコントロール信号Ｔおよび王の状態による
ゲートＧ１〜Ｇ４ならびにフリップ・フロップ回路ＦＦ
の各点Ａ、Ｂ、Ｃ，Ｑの状態と信号の伝達状態とを示し
たものであり、第３図は第１図に示すフリップ・７０ツ
ブ回路ＦＦのファンクション波形を示したものである。In addition, FIG. 2 shows the gates G1 to G4 and the flip-flop circuit FF depending on the control signal T and the state of the control signal T.
The state of each point A, B, C, and Q and the signal transmission state are shown, and FIG. 3 shows the function waveform of the flip 70-tube circuit FF shown in FIG.
次に動作について説明する。第１図において、コントロ
ール信号Ｔおよび王によってゲートＧ１およびＧ４がイ
ネーブル状態である時、ゲートＧ２およびＧ３はディス
エーブル状態にあり、このとき第２図（Ｉ）に示すよう
に、出力Ｑの信号は遅延回路Ｆを介して入力Ａ、マスタ
ラッチ回路Ｍの出力Ｂまで読み込まれ、一方スレープラ
ッチ回路Ｓでは、コントロール信号ＴおよびＴが反転す
る以前の出力Ｃの信号がゲートＧ４とバッファゲートＢ
２によりラッチされ、これが反転ゲートＢ３を通して出
力Ｑに現われ、遅延回路Ｆの入力信号となっている。Next, the operation will be explained. In FIG. 1, when gates G1 and G4 are enabled by control signals T and 1, gates G2 and G3 are in a disabled state, and the signal at output Q is then disabled, as shown in FIG. is read through the delay circuit F to the input A and the output B of the master latch circuit M, while in the slave latch circuit S, the control signal T and the signal of the output C before T is inverted are read to the gate G4 and the buffer gate B.
2, which appears at the output Q through the inverting gate B3, and serves as an input signal to the delay circuit F.
次にコントロール信号Ｔおよび王が反転すると、ゲート
Ｇ およびＧ４がディスエーブル状態になす、ゲートＧ
２およびＧ３はイネーブル状態になる。この状態でマス
タラッチ回路Ｍでは、第２図（ｌ［［＞に示すように、
コントロール信号Ｔおよび■が反転する以前の（すなわ
ち第２図（Ｉ）の状態の）出力Ｂの信号がゲートＧ２と
バッフ７ゲートＢ１によりラッチされるとともに、この
マスクラッチ回路Ｍでラッチされている出力Ｂの信号は
、スレーブラッチ回路ＳのゲートＧ３により読み込まれ
、バッフ７ゲートＢ １反転ゲートＢ３を介して出力Ｑ
に現われ、遅延回路Ｆの入力信号となっている。Next, when the control signals T and G4 are inverted, gates G and G4 are disabled.
2 and G3 are enabled. In this state, in the master latch circuit M, as shown in FIG.
The signal of the output B before the control signals T and ■ are inverted (that is, the state shown in FIG. 2 (I)) is latched by the gate G2 and the buffer 7 gate B1, and is also latched by this mask latch circuit M. The signal of output B is read by gate G3 of slave latch circuit S, and output Q through buffer 7 gate B 1 inverting gate B3.
appears as an input signal to the delay circuit F.
ところで第１図の回路では、コントロール信号Ｔおよび
Ｔが反転して、ゲートＧ１がイネーブル状態よりディス
エーブル状態になり、ゲートＧ２がディスエーブル状態
よりイネーブル状態になる以前に、あるいは逆にゲート
Ｇ１がディスエーブル状態よりイネーブル状態になり、
ゲートＧ２がイネーブル状態よりディスエーブル状態に
なる以前に、出力Ｑの信号が入力Ａに伝達されない様に
出力Ｑと入力Ａとの間に遅延回路Ｆを設けることにより
、コントロール信＠ＴおよびＴが“Ｌ Ｉｔの電位と“
Ｈ”の電位との間でゆっくりと変化した等、コントロー
ル信号ＴおよびＴの電位が“Ｌ ＩＩの電位と“ＨＩＴ
の電位との間で不安定になった時にも、従来回路のよう
な誤動作が生じないようにしている。By the way, in the circuit of FIG. 1, the control signals T and T are inverted, and the gate G1 changes from the enabled state to the disabled state, and before the gate G2 changes from the disabled state to the enabled state, or conversely, the gate G1 changes from the disabled state to the enabled state. From the disabled state to the enabled state,
By providing a delay circuit F between the output Q and the input A so that the signal of the output Q is not transmitted to the input A before the gate G2 changes from the enabled state to the disabled state, the control signals @T and T are "The potential of L It and"
The potential of control signals T and T changes slowly between the potential of "LII" and "HIT".
This prevents malfunctions like in conventional circuits even when the voltage becomes unstable between the voltage and the voltage.
すなわち、例えば過渡的な状態を表わす第２図（Ｉ［）
において、ゲートＧ２がディスエーブル状態からイネー
ブル状態に変化して、マスタラッチ回路Ｍがその入力Ａ
の信号をラッチする際、ゲートＧ３のイネーブルに応じ
て変化した出力Ｑの信号は遅延回路Ｆにより遅延されて
入力へに与えられるので、ゲートＧ１がディスエーブル
状態になる以前にゲートＧ１に読み込まれることはなく
、したがってゲートＧ２とバッファゲートＢ１によって
誤ってラッチされることはない。このため次の定常状態
の第２図（ＩＩＩ）の状態において、本来あるべき正し
い信号が出力Ｑに現われる。第３図はこのような正常動
作によるフリップ・フロップ回路ＦＦのファンクション
波形を示すものであり、図示のようにコントロール信号
Ｔおよび王の２サイクルに対し出力Ｑの１サイクルが出
力される。That is, for example, FIG. 2 (I[) representing a transient state
, the gate G2 changes from the disabled state to the enabled state, and the master latch circuit M has its input A
When latching the signal, the signal at the output Q that has changed according to the enable of the gate G3 is delayed by the delay circuit F and given to the input, so it is read into the gate G1 before the gate G1 becomes disabled. Therefore, it cannot be erroneously latched by gate G2 and buffer gate B1. Therefore, in the next steady state shown in FIG. 2 (III), the correct signal that should originally exist appears at the output Q. FIG. 3 shows the functional waveform of the flip-flop circuit FF under such normal operation, and as shown, one cycle of the output Q is output for two cycles of the control signals T and FF.
なお上記実施例において、遅延回路Ｆを第４図に示すバ
ッフ７ゲートＦ１としても同様の効果を奏する。In the above embodiment, the same effect can be obtained even if the delay circuit F is replaced by the buffer 7 gate F1 shown in FIG.
また上記実施例において、スレーブラッチ回路Ｓの出力
をマスタラッチ回路Ｍの入力とするループは、そのルー
プの途中で信号が反転するような構成であれば、例えば
第５図や第６図に示すような回路構成としても同様の効
果を秦する。第５図（Ａ）はバッファゲートＢ１の代り
に反転ゲートＢ１３．Ｂｌｂを用いた構成、第５図（Ｂ
）はバッフ１ゲートＢ２の代りに反転ゲートＢ 、Ｂ
を用２ａ ２ｂ
いた構成、第５図（Ｃ）はその両方を用いた構成を示し
ている。また第６図（Ａ）はマスタラッチ回路Ｍの出力
ＢをゲートＧ１とバッファゲートＢ１の接続点から導出
した構成、第６図（Ｂ）はスレーブラッチ回路Ｓの出力
ＣをゲートＧ３とバッファゲートＢ２の接続点から導出
した構成、第６図（Ｃ）はその両方を組合せた構成を示
している。Further, in the above embodiment, if the loop in which the output of the slave latch circuit S is input to the master latch circuit M is configured such that the signal is inverted in the middle of the loop, for example, as shown in FIGS. 5 and 6, A similar effect can be obtained with a circuit configuration as well. FIG. 5A shows an inverting gate B13 instead of the buffer gate B1. Configuration using Blb, Figure 5 (B
) is the inversion gate B, B instead of the buffer 1 gate B2
2a 2b is used, and FIG. 5(C) shows a configuration using both of them. 6(A) shows a configuration in which the output B of the master latch circuit M is derived from the connection point between the gate G1 and the buffer gate B1, and FIG. 6(B) shows the configuration in which the output B of the master latch circuit M is derived from the connection point between the gate G3 and the buffer gate B2 FIG. 6(C) shows a configuration derived from the connection points of FIG.
また第１図の実施例において、出力Ｑの信号は遅延回路
Ｆを介して直接マスタラッチ回路Ｍの入力Ａに伝達され
ているが、コンロール信号Ｔ、Ｔによってトグル状態を
設定できれば、第７図に示すように入力信号ＩＮにより
制御される任意の入力回路Ｉを介して同相の信号として
マスタラッチ回路Ｍに伝達されてもよい。Furthermore, in the embodiment shown in FIG. 1, the signal at the output Q is directly transmitted to the input A of the master latch circuit M via the delay circuit F, but if the toggle state can be set by the control signals T and T, the signal in FIG. As shown, it may be transmitted to the master latch circuit M as an in-phase signal via an arbitrary input circuit I controlled by the input signal IN.
さらに第１図の実施例では、ゲートＧ１及びＧ４をコン
トロール信号Ｔで、ゲートＧ２およびＧ３をコントロー
ル信号Ｔで制御したが、ゲーＧ１およびＧ４をコントロ
ール信号Ｔで、ゲートＧ２およびＧ３コントロール信号
Ｔで制御しても同様の効果を奏する。Further, in the embodiment shown in FIG. 1, the gates G1 and G4 were controlled by the control signal T, and the gates G2 and G3 were controlled by the control signal T, but the gates G1 and G4 were controlled by the control signal T, and the gates G2 and G3 were controlled by the control signal T. A similar effect can be obtained even if the control is performed.
（発明の効果）
以上説明したように、この発明によれば、トグル状態を
発生させるためのスレーブラッチ回路の出力からマスタ
ラッチ回路の入力に至る経路に遅延回路を挿入したので
、マスクラッチ回路が読込み状態からラッチ状態に変化
する際、コントロール信号が反転した後の出力の信号を
マスタラッチ回路で誤ってラッチすることがなく、コン
トロール信号の電位が不安定になっても本来のフリップ
・フロップ回路の機能を維持できるととともに、誤動作
を防止できるフリップ・７０ツブ回路が得られるという
効果がある。(Effects of the Invention) As explained above, according to the present invention, since a delay circuit is inserted in the path from the output of the slave latch circuit to the input of the master latch circuit for generating a toggle state, the mask latch circuit When changing from a state to a latched state, the output signal after the control signal is inverted will not be latched by mistake in the master latch circuit, and even if the potential of the control signal becomes unstable, the original flip-flop circuit function will continue. This has the effect of providing a flip/70-tube circuit that can maintain the current level and prevent malfunctions.
第１図はこの発明の一実施例によるフリップ・フロップ
回路を示す回路図、第２図は該回路においてコントロー
ル信号の状態による各ゲートおよび出力の状態を示す図
、第３図は該回路のファンクション波形を示す図、第４
図〜第７図はこの発明の他の実施例によるフリップ・フ
ロップ回路を示す回路図、第８図は従来のフリップ・フ
ロップ回路を示す回路図、第９図は該回路においてコン
トロール信号の状態による各ゲートおよび出力の状態を
示す図、第１０図は該回路における誤動作時のファンク
ション波形を示す図である。
図において、Ｍはマスタラッチ回路、Ｓはスレーブラッ
チ回路、Ｂ３は反転ゲート、ＦＦはフリップ・フロップ
回路である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing a flip-flop circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing the states of each gate and output depending on the state of the control signal in the circuit, and FIG. 3 is a diagram showing the function of the circuit. Diagram showing waveforms, 4th
7 to 7 are circuit diagrams showing flip-flop circuits according to other embodiments of the present invention, FIG. 8 is a circuit diagram showing a conventional flip-flop circuit, and FIG. 9 is a circuit diagram showing a flip-flop circuit according to another embodiment of the present invention. A diagram showing the states of each gate and output, and FIG. 10 is a diagram showing a function waveform when the circuit malfunctions. In the figure, M is a master latch circuit, S is a slave latch circuit, B3 is an inverting gate, and FF is a flip-flop circuit. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (3)
え、前記スレーブラッチ回路の出力をマスタラッチ回路
の入力としかつ信号反転手段を含んだループを形成する
ことによりトグル状態を発生させたフリップ・フロップ
回路において、前記スレーブラッチ回路の出力から前記
マスタラッチ回路の入力に至る経路に遅延回路を挿入し
たことを特徴とするフリップ・フロップ回路。(1) In a flip-flop circuit comprising a master latch circuit and a slave latch circuit, the output of the slave latch circuit is input to the master latch circuit, and a toggle state is generated by forming a loop including signal inverting means. A flip-flop circuit characterized in that a delay circuit is inserted in a path from the output of the slave latch circuit to the input of the master latch circuit.
求の範囲第１項記載のフリップ・フロップ回路。(2) The flip-flop circuit according to claim 1, wherein the delay circuit is composed of a buffer gate.
りイネーブルまたはディスエーブル状態が制御され入力
信号を読み込む第１のゲートと、該第１のゲートと相反
的に前記コントロール信号の反転信号によりイネーブル
またはディスエーブル状態が制御されラッチを行なう第
２のゲートとを有し、前記第１のゲートの出力と前記第
２のゲートの出力とがアンドタイに接続され、前記第１
のゲートがイネーブル状態で前記第２のゲートがディス
エーブル状態であるとき前記第１のゲートによる入力信
号の読み込み状態となり、前記第１のゲートがディスエ
ーブル状態で前記第２のゲートがイネーブル状態である
とき前記第２のゲートによるラッチ状態となってラッチ
出力を発生し、前記スレーブラッチ回路は、前記コント
ロール信号によりイネーブルまたはディスエーブル状態
が制御されラッチを行なう第３のゲートと、該第３のゲ
ートと相反的に前記コントロール信号の反転信号により
イネーブルまたはディスエーブル状態が制御され前記マ
スタラッチ回路のラッチ出力を入力とする第４のゲート
とを有し、前記第３のゲートの出力と前記第４のゲート
の出力とがアンドタイに接続され、前記第４のゲートが
イネーブル状態で前記第３のゲートがディスエーブル状
態であるとき前記第４のゲートによる読み込み状態とな
り、前記第３のゲートがイネーブル状態で前記第４のゲ
ートがディスエーブル状態であるとき前記第３のゲート
によるラッチ状態となってラッチ出力を発生する、特許
請求の範囲第１項記載のフリップ・フロップ回路。(3) The master latch circuit includes a first gate whose enable or disable state is controlled by a control signal and reads an input signal, and a first gate whose enable or disable state is controlled by a control signal and which is reciprocally enabled or disabled by an inverted signal of the control signal. a second gate that is controlled and performs latching, an output of the first gate and an output of the second gate are connected to an AND tie;
When the gate is enabled and the second gate is disabled, the first gate reads the input signal, and when the first gate is disabled and the second gate is enabled, the first gate is enabled and the second gate is disabled. At some point, the second gate enters a latch state and generates a latch output, and the slave latch circuit includes a third gate whose enable or disable state is controlled by the control signal and which performs latching; a fourth gate whose enable or disable state is controlled by an inverted signal of the control signal reciprocally with the gate and whose input is the latch output of the master latch circuit; The output of the gate is connected to an AND tie, and when the fourth gate is enabled and the third gate is disabled, the fourth gate becomes a read state, and the third gate is enabled. 2. The flip-flop circuit according to claim 1, wherein when said fourth gate is in a disabled state, said third gate enters a latched state and generates a latched output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073342A JPS63238712A (en) | 1987-03-26 | 1987-03-26 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073342A JPS63238712A (en) | 1987-03-26 | 1987-03-26 | Flip-flop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63238712A true JPS63238712A (en) | 1988-10-04 |
Family
ID=13515387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073342A Pending JPS63238712A (en) | 1987-03-26 | 1987-03-26 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63238712A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160214A (en) * | 1981-03-30 | 1982-10-02 | Hitachi Ltd | Flip-flop circuit and counter circuit using it |
-
1987
- 1987-03-26 JP JP62073342A patent/JPS63238712A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160214A (en) * | 1981-03-30 | 1982-10-02 | Hitachi Ltd | Flip-flop circuit and counter circuit using it |
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