JPS63237426A - 半導体実装方法 - Google Patents
半導体実装方法Info
- Publication number
- JPS63237426A JPS63237426A JP62072245A JP7224587A JPS63237426A JP S63237426 A JPS63237426 A JP S63237426A JP 62072245 A JP62072245 A JP 62072245A JP 7224587 A JP7224587 A JP 7224587A JP S63237426 A JPS63237426 A JP S63237426A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- insulating resin
- resin
- electrode
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 229920005989 resin Polymers 0.000 claims abstract description 65
- 239000011347 resin Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 229920001187 thermosetting polymer Polymers 0.000 claims abstract description 4
- 238000003825 pressing Methods 0.000 claims description 4
- 230000008602 contraction Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 abstract description 24
- 238000005476 soldering Methods 0.000 abstract description 12
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 101100117236 Drosophila melanogaster speck gene Proteins 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は半導体装方法に関し、特に回路基板への半導
体素子、例えばフリップチップICの実装方法に関する
ものである。
体素子、例えばフリップチップICの実装方法に関する
ものである。
近年、電子機器の回路部には多くのICが使用される。
これらのICは各種の形態で供給され、特に実装の高密
度化を達成するために、フリップチップICの使用が増
加してきている。
度化を達成するために、フリップチップICの使用が増
加してきている。
半導体素子の実装方法としては、従来は特開昭57−4
5996号公報(チップ部品の装着方法に記載されるよ
うに、はんだ付は方法が用いられている。
5996号公報(チップ部品の装着方法に記載されるよ
うに、はんだ付は方法が用いられている。
フリップチップICのはんだ付は方法としては、はんだ
ペーストの印刷、又ははんだボール等の成形はんだの配
置等により、はんだ材料を供給した後、ホットプレート
にのせて加熱する方法が広く行われていた。
ペーストの印刷、又ははんだボール等の成形はんだの配
置等により、はんだ材料を供給した後、ホットプレート
にのせて加熱する方法が広く行われていた。
また、この方法に改良を加えた方法として第6図に示す
リフロー装置による方法が提案された。
リフロー装置による方法が提案された。
第6図は、リフロー装置を示す断面図で銅製のヒートブ
ロック(8)にヒータ(9)が埋設されており、その外
周にグラスファイバーと耐熱製樹脂(例えばデュポン社
のテフロン)との複合材料でできたベルト(10)を配
置してものである。このように構成することにより、ベ
ルト(10)上の温度分布は、中央部のヒータ (9)
に近い部分が最高となり、両端に行くに従って低くなる
。このベルト(10)にはんだ付けすべ″き回路基板(
図示せず)を載せて移動させると、回路基板はベル)
(10)の端部がら中央部に移動するにつれて、はんだ
付は温度まで次第に昇温される。ベルト(10)の中央
部ではんだ付けがなされ、さらにベルト(10)の中央
部から端部へ移動するにつれて徐々に冷やされる。
ロック(8)にヒータ(9)が埋設されており、その外
周にグラスファイバーと耐熱製樹脂(例えばデュポン社
のテフロン)との複合材料でできたベルト(10)を配
置してものである。このように構成することにより、ベ
ルト(10)上の温度分布は、中央部のヒータ (9)
に近い部分が最高となり、両端に行くに従って低くなる
。このベルト(10)にはんだ付けすべ″き回路基板(
図示せず)を載せて移動させると、回路基板はベル)
(10)の端部がら中央部に移動するにつれて、はんだ
付は温度まで次第に昇温される。ベルト(10)の中央
部ではんだ付けがなされ、さらにベルト(10)の中央
部から端部へ移動するにつれて徐々に冷やされる。
(発明が解決しようとする問題点〕
従来の半導体の実装方法では、以下に述べる問題点があ
った0回路基板はその底面から全体がはんだの融点(例
えばSn/Pb=60/40の場合、230 ’C程度
)を超えるまで加熱されることになり、回路基板上には
んだ付は温度での耐熱性を持たない回路素子や樹脂コー
ティング等が存在する時には適用できず、また、回路基
板が加熱されるため回路基板にそりが発生するなどの問
題点があった。さらに、はんだ付けを行うため、はんだ
が付着可能で、かつ強度的にも十分な導体材料を選定す
る必要があった。このため、工程が複雑になったり、コ
スト面や信頼性において好ましくない場合があった。
った0回路基板はその底面から全体がはんだの融点(例
えばSn/Pb=60/40の場合、230 ’C程度
)を超えるまで加熱されることになり、回路基板上には
んだ付は温度での耐熱性を持たない回路素子や樹脂コー
ティング等が存在する時には適用できず、また、回路基
板が加熱されるため回路基板にそりが発生するなどの問
題点があった。さらに、はんだ付けを行うため、はんだ
が付着可能で、かつ強度的にも十分な導体材料を選定す
る必要があった。このため、工程が複雑になったり、コ
スト面や信頼性において好ましくない場合があった。
この発明はかかる問題点を解消するためになされたもの
で、はんだ付は温度での耐熱性を持たない回路素子、電
子部品や樹脂コーティング等を存する回路基板にも適用
でき、また加熱により発生する回路基板のそりが起こら
ず、信頼性、生産性が高く、かつ低コストで、回路基板
に半導体素子を実装できる半導体装方法を提供すること
を目的°とする。
で、はんだ付は温度での耐熱性を持たない回路素子、電
子部品や樹脂コーティング等を存する回路基板にも適用
でき、また加熱により発生する回路基板のそりが起こら
ず、信頼性、生産性が高く、かつ低コストで、回路基板
に半導体素子を実装できる半導体装方法を提供すること
を目的°とする。
この発明に係る半導体装方法は、電極が形成された半導
体素子と導体パターンが形成された回路基板を、導体パ
ターンと電極とが接触するように位置合わせして配置す
る工程、位置合わせされた半導体素子の一部または全体
を被覆し、かつ回路基板の表面と接触するように絶縁−
性樹脂を供給する工程、及び導体パターンと電極との接
触部を圧接状態で、供給された絶縁性樹脂を硬化する工
程を施し、半導体素子の電極と回路基板の導体パターン
を電気的に接続するものである。
体素子と導体パターンが形成された回路基板を、導体パ
ターンと電極とが接触するように位置合わせして配置す
る工程、位置合わせされた半導体素子の一部または全体
を被覆し、かつ回路基板の表面と接触するように絶縁−
性樹脂を供給する工程、及び導体パターンと電極との接
触部を圧接状態で、供給された絶縁性樹脂を硬化する工
程を施し、半導体素子の電極と回路基板の導体パターン
を電気的に接続するものである。
(作 用〕
この発明における絶縁性樹脂ははんだ付けのように高温
に加熱しなくても、硬化可能であり、回路基板と位置合
わせして配置された半導体素子を、半導体素子と回路基
板との間に圧力が加わった状態で固定し、半導体素子の
電極と回路基板上の導体パターンとを圧接し、電気的接
続を達成する作用を有する。
に加熱しなくても、硬化可能であり、回路基板と位置合
わせして配置された半導体素子を、半導体素子と回路基
板との間に圧力が加わった状態で固定し、半導体素子の
電極と回路基板上の導体パターンとを圧接し、電気的接
続を達成する作用を有する。
以下、この発明の一実施例による半導体装方法を第1図
及び第2図に基づいて説明する0図において、(1)は
半導体素子で、例えばフリ、ブチツブIC,(2)はフ
リップチップIC(1)の表面に形成されたはんだ突起
電極、(3)はフリップチップIC(1)を搭載する回
路基板、(4)は回路基1 (3)に形成された導体パ
ターンでフリップチップIC(1)のはんだ突起電極(
2)と接続される回路基板電極、(5)は絶縁性樹脂、
(6)は絶縁性樹脂(5)を供給する絶縁性樹脂供給管
である。まず、第1図に示すように、フリップチップI
C(1)のはんだ突起電極(2)と回路基板電極(4)
を位置合わせして配置する。
及び第2図に基づいて説明する0図において、(1)は
半導体素子で、例えばフリ、ブチツブIC,(2)はフ
リップチップIC(1)の表面に形成されたはんだ突起
電極、(3)はフリップチップIC(1)を搭載する回
路基板、(4)は回路基1 (3)に形成された導体パ
ターンでフリップチップIC(1)のはんだ突起電極(
2)と接続される回路基板電極、(5)は絶縁性樹脂、
(6)は絶縁性樹脂(5)を供給する絶縁性樹脂供給管
である。まず、第1図に示すように、フリップチップI
C(1)のはんだ突起電極(2)と回路基板電極(4)
を位置合わせして配置する。
次に第2図に示すように、フリップチップrc(1)に
絶縁性樹脂供給管(6)により、回路基板(3)を接触
し、かつ、フリップチップIC<1)の一部、又は全体
を被覆するように絶縁性樹脂(5)を供給する。
絶縁性樹脂供給管(6)により、回路基板(3)を接触
し、かつ、フリップチップIC<1)の一部、又は全体
を被覆するように絶縁性樹脂(5)を供給する。
この絶縁性樹脂(5)は樹脂硬化の際に体積収縮をおこ
すものを用いており、この場合は熱硬化型−液性エポキ
シ樹脂である。次にこの絶縁性樹脂(S)を硬化させる
ことにより、フリップチップrc(1)が回路基板(4
)上に固定され、かつ絶縁性樹脂(5)が硬化時に収縮
する。この実施例で使用したエポキシ樹脂(5)の硬化
収縮率は0.7%程度であり、このため絶縁性樹脂(5
)がフリップチップIC(1)を第2図における矢印入
方向に押し付ける収縮力が発生する。この収縮力により
フリップチップIC(1)のはんだ突起電極(2)が回
路基板電極(4)に圧接され、回路基板(3)とフリッ
プチップIc (1)の電気的接続がi:tられ、実装
が達成される。この場合、上記絶縁性樹脂(5)がフリ
ップチップIC(1)の保護モールドの役割も果たすの
で、信頼性を向上できる効果も有する。以上述べたよう
に、回路ノ1駒板(3)とフリップチップIc(1)を
樹脂硬化温度で実装でき、適当な硬化温度の樹脂を選択
すればはんだ付は温度での耐熱性を持たない回路素子や
樹脂コーティングを有する回路基板にも適用できるなど
適用の範囲が広(なる。
すものを用いており、この場合は熱硬化型−液性エポキ
シ樹脂である。次にこの絶縁性樹脂(S)を硬化させる
ことにより、フリップチップrc(1)が回路基板(4
)上に固定され、かつ絶縁性樹脂(5)が硬化時に収縮
する。この実施例で使用したエポキシ樹脂(5)の硬化
収縮率は0.7%程度であり、このため絶縁性樹脂(5
)がフリップチップIC(1)を第2図における矢印入
方向に押し付ける収縮力が発生する。この収縮力により
フリップチップIC(1)のはんだ突起電極(2)が回
路基板電極(4)に圧接され、回路基板(3)とフリッ
プチップIc (1)の電気的接続がi:tられ、実装
が達成される。この場合、上記絶縁性樹脂(5)がフリ
ップチップIC(1)の保護モールドの役割も果たすの
で、信頼性を向上できる効果も有する。以上述べたよう
に、回路ノ1駒板(3)とフリップチップIc(1)を
樹脂硬化温度で実装でき、適当な硬化温度の樹脂を選択
すればはんだ付は温度での耐熱性を持たない回路素子や
樹脂コーティングを有する回路基板にも適用できるなど
適用の範囲が広(なる。
さらに、回路基板(3)上の導体パターンを構成する導
体は通常のはんだ付けの困難なアルミニウム、 I
T O(Indiu+w−Tin−Oxide) +
クロムなど多くの材料を使用できる。
体は通常のはんだ付けの困難なアルミニウム、 I
T O(Indiu+w−Tin−Oxide) +
クロムなど多くの材料を使用できる。
1以下、更にこの一実施例を詳しく説明する。4mmX
4mmのチップに40個の、例えば電極サイズは160
μmφ程JXのはんだ突起電極が形成されたフリップチ
ップIc(1)のはんだ突起電極(2)と回路基)反と
して例えばガラス基板(3)上に、導体パターンとして
蒸着法により形成された銅の薄膜電極(4)を位置決め
し、エポキシ系絶縁性樹脂(5)をフリップチップIC
(1)に供給した後硬化させ、回路基板(3)とフリッ
プチップIC(1)を電気的に接続した試験片を作った
。比較品として上記と同一のフリップチップIC(1)
と回路基板(3)を用いて、回路基板(3)にフリップ
チップIc(1)をはんだ付けした試験片を作った。こ
れらの試験片をオープンで室温から100℃まで加熱し
た時の1つの回路基板電極(4)とフリップチップIC
のはんだ突起電極(2)の導通抵抗の変化を測定した。
4mmのチップに40個の、例えば電極サイズは160
μmφ程JXのはんだ突起電極が形成されたフリップチ
ップIc(1)のはんだ突起電極(2)と回路基)反と
して例えばガラス基板(3)上に、導体パターンとして
蒸着法により形成された銅の薄膜電極(4)を位置決め
し、エポキシ系絶縁性樹脂(5)をフリップチップIC
(1)に供給した後硬化させ、回路基板(3)とフリッ
プチップIC(1)を電気的に接続した試験片を作った
。比較品として上記と同一のフリップチップIC(1)
と回路基板(3)を用いて、回路基板(3)にフリップ
チップIc(1)をはんだ付けした試験片を作った。こ
れらの試験片をオープンで室温から100℃まで加熱し
た時の1つの回路基板電極(4)とフリップチップIC
のはんだ突起電極(2)の導通抵抗の変化を測定した。
横軸に温度(℃)、縦軸に導通抵抗(Ω)として第3図
に示し、直線Bははんだ付けによるもの、直Hcはこの
発明の一実施例によるものである。第3図に示されるよ
うに、上記実施例(C)の方がはんだ付け(B)よりも
接続抵抗が低く、良好な結果が得られた。以上のように
、この発明の一実施例によれば、信頬性の高い、回路基
板とフリップチップICの実装方法を得ることができる
。
に示し、直線Bははんだ付けによるもの、直Hcはこの
発明の一実施例によるものである。第3図に示されるよ
うに、上記実施例(C)の方がはんだ付け(B)よりも
接続抵抗が低く、良好な結果が得られた。以上のように
、この発明の一実施例によれば、信頬性の高い、回路基
板とフリップチップICの実装方法を得ることができる
。
また、この発明の他の実施例を第4図に示す。
第4図において(7)はフリップチップIC(1)を加
圧する加圧具であり、(1)〜(6)は第2図と同様文
略よ相当のものである。上記実施例と同様に、フリップ
ナツプIC(1)を回路基板(3)上にはんだ突起電極
(2)と回路基板電極(4)とが接触するように位置決
めした後、加圧具(7)によってフリップチップIC(
1)を回路基板(3)に押圧する。このはんだ突起電極
(2)と回路基板電極(4)とを圧接した状態で、絶縁
性樹脂供給管(6)で絶縁性樹脂(5)を供給し硬化さ
せる。絶縁性樹脂(5)が硬化後、加圧具(7)をa−
a’の位置で切断する事により、回路基板(3)にフリ
ップチップIC(1)を実装するものである。
圧する加圧具であり、(1)〜(6)は第2図と同様文
略よ相当のものである。上記実施例と同様に、フリップ
ナツプIC(1)を回路基板(3)上にはんだ突起電極
(2)と回路基板電極(4)とが接触するように位置決
めした後、加圧具(7)によってフリップチップIC(
1)を回路基板(3)に押圧する。このはんだ突起電極
(2)と回路基板電極(4)とを圧接した状態で、絶縁
性樹脂供給管(6)で絶縁性樹脂(5)を供給し硬化さ
せる。絶縁性樹脂(5)が硬化後、加圧具(7)をa−
a’の位置で切断する事により、回路基板(3)にフリ
ップチップIC(1)を実装するものである。
この実施例によればはんだ突起電極(2)に大きさのバ
ラツキが有っても、はんだ突起電極(2)はやわらかい
ため、加圧具(7)による加圧によってはんだ突起電極
が(2)の大きい部分がつぶれて、このバラツキを吸収
する。このため、安定した電気的接続が可能となる。さ
らに、絶縁性樹脂の収集力に加えて加圧具(7)による
加圧力がプラスされるため、回路基板電極(4)とフリ
ップチップIC(1)のはんだ突起電極(2)の圧接力
が増加し、回路基板(3)とフリップチップIC(1)
の導通抵抗を下げることができ、−Jffi接続の信鎖
性が向上できる。さらに、他の実施例として、フリップ
チップIC(1)を回路基板(3)上に位置決めし、次
に加圧具(7)でフリップチップIC(1)の中央部を
加圧する。このはんだ突起?ii:Jlix(2)と回
路基板電極(4)とを圧接状態で第5図に示すように、
絶縁性樹脂(5)が加圧具(7)に付着しないように、
絶縁性樹脂(5)をフリップチップ+c(1)の外周部
に供給し硬化させる。
ラツキが有っても、はんだ突起電極(2)はやわらかい
ため、加圧具(7)による加圧によってはんだ突起電極
が(2)の大きい部分がつぶれて、このバラツキを吸収
する。このため、安定した電気的接続が可能となる。さ
らに、絶縁性樹脂の収集力に加えて加圧具(7)による
加圧力がプラスされるため、回路基板電極(4)とフリ
ップチップIC(1)のはんだ突起電極(2)の圧接力
が増加し、回路基板(3)とフリップチップIC(1)
の導通抵抗を下げることができ、−Jffi接続の信鎖
性が向上できる。さらに、他の実施例として、フリップ
チップIC(1)を回路基板(3)上に位置決めし、次
に加圧具(7)でフリップチップIC(1)の中央部を
加圧する。このはんだ突起?ii:Jlix(2)と回
路基板電極(4)とを圧接状態で第5図に示すように、
絶縁性樹脂(5)が加圧具(7)に付着しないように、
絶縁性樹脂(5)をフリップチップ+c(1)の外周部
に供給し硬化させる。
硬化後、加圧具(7)を上昇させ、回路基板(3)とフ
リップチップIC(1)の実装を行うことにより、加圧
具(7)を毎回切断する必要がなく、生産性を高めるこ
とができる。
リップチップIC(1)の実装を行うことにより、加圧
具(7)を毎回切断する必要がなく、生産性を高めるこ
とができる。
なおまた、複数個の絶縁性樹脂供給管を使用して、回路
基板(3)にフリップチップIC(1)を実装すること
ができる。例えば、実装する半導体素子に対応して樹脂
成分の異なる絶縁性樹脂を別の絶縁性樹脂供給管で供給
でき、半導体素子接続の信顛性を高めることができる。
基板(3)にフリップチップIC(1)を実装すること
ができる。例えば、実装する半導体素子に対応して樹脂
成分の異なる絶縁性樹脂を別の絶縁性樹脂供給管で供給
でき、半導体素子接続の信顛性を高めることができる。
なおさらに、半導体素子の大きさ等に応じ、絶縁性樹脂
の供給量を変える事により、kJA緑性相性樹脂)の硬
化時の収縮力すなわち回路基板(3)と半導体素子(1
)の圧接力を半導体素子(1)に対応して最適化でき、
回路基板(3)と半導体素子(1)の高信頼の実装が得
られる。さらに、圧接界面のずれによって半導体素子に
加わる水平方向の応力緩和の効果も期待できる。
の供給量を変える事により、kJA緑性相性樹脂)の硬
化時の収縮力すなわち回路基板(3)と半導体素子(1
)の圧接力を半導体素子(1)に対応して最適化でき、
回路基板(3)と半導体素子(1)の高信頼の実装が得
られる。さらに、圧接界面のずれによって半導体素子に
加わる水平方向の応力緩和の効果も期待できる。
また、他の実施例として半導体の裏面側、即ち電極が形
成された面を反対の面倒に、この半導体素子の裏面より
も面積の広い平板を接触させた状態で絶縁性樹脂(5)
を供給し、硬化すれば半導体素子(,1)と回路基板(
3)との間に作用する圧力が増加し、安定な接続が得ら
れる。また、この平板の面積を変えることにより、圧力
を調整することもできる。
成された面を反対の面倒に、この半導体素子の裏面より
も面積の広い平板を接触させた状態で絶縁性樹脂(5)
を供給し、硬化すれば半導体素子(,1)と回路基板(
3)との間に作用する圧力が増加し、安定な接続が得ら
れる。また、この平板の面積を変えることにより、圧力
を調整することもできる。
また、絶縁性樹脂(5)として熱硬化型で熱膨張係数が
正の値を有する樹脂を使用した場合について説明する。
正の値を有する樹脂を使用した場合について説明する。
150℃で硬化した後常温まで冷却すると樹脂の冷却に
よる収縮により半導体(1)と回路基e[(3)の間の
圧力は増加する。このようにすることにより120℃以
下程度までは半導体素子(1)と回路基板(3)との間
に電気的接続を安定に保持する圧力が加わるため、温度
サイクル試験においても極めて安定なrIZ II性の
高い接続が得られる。
よる収縮により半導体(1)と回路基e[(3)の間の
圧力は増加する。このようにすることにより120℃以
下程度までは半導体素子(1)と回路基板(3)との間
に電気的接続を安定に保持する圧力が加わるため、温度
サイクル試験においても極めて安定なrIZ II性の
高い接続が得られる。
さらに、常温硬化型の樹脂でも、硬化時の半導体素子(
1)と回路基板(3)との間の圧力が十分得られれば、
高温時の接続部の安定性は高い。
1)と回路基板(3)との間の圧力が十分得られれば、
高温時の接続部の安定性は高い。
さらに、!!l縁性相性樹脂)を半導体素子の電極(2
)と回路基板上の導体パターン(4)の圧接部分には存
在しないようにすることにより、圧接界面への樹脂(5
)の侵入などを防ぎ、更に安定で信幀性の高い電気的接
続が得られる。
)と回路基板上の導体パターン(4)の圧接部分には存
在しないようにすることにより、圧接界面への樹脂(5
)の侵入などを防ぎ、更に安定で信幀性の高い電気的接
続が得られる。
また、半導体素子(1)としてはんだeslンプのフリ
ップチップICの場合を主として述べてきたが、全バン
プでもよく、さらに回路基板(3)に突起電極を形成す
ればペアチップ(電極はアルミニウムパッド)でもよい
。さらに回路基板(3)として蒸着法により薄膜電極(
4)が形成されたガラス基板について実施例で詳細に述
べたが、めっきやスペック法によって成膜された基板、
厚膜導体(例えば銀パラジウムゴ体)が形成されたセラ
ミック基板、ガラスエポキシ基板等の回路基板について
も同様の効果を奏する。
ップチップICの場合を主として述べてきたが、全バン
プでもよく、さらに回路基板(3)に突起電極を形成す
ればペアチップ(電極はアルミニウムパッド)でもよい
。さらに回路基板(3)として蒸着法により薄膜電極(
4)が形成されたガラス基板について実施例で詳細に述
べたが、めっきやスペック法によって成膜された基板、
厚膜導体(例えば銀パラジウムゴ体)が形成されたセラ
ミック基板、ガラスエポキシ基板等の回路基板について
も同様の効果を奏する。
以上述べたように、この発明によれば、電極が形成され
た半導体素子と導体パターンが形成された回路基板を、
導体パターンと電極とが接触するように位置合わせして
配置する工程、位置合わせされた半導体素子の一部また
は全体を被覆し、かつ回路基板の表面と接触するように
絶縁性樹脂を供給する工程、及び導体パターンと電極と
の接触部を圧接状態で供給された絶縁性樹脂を硬化する
工程を施し、半導体素子の電極と回路°)!E板の導体
パターンを電気的に接続するこよにより、耐熱温度の低
い回路素子や樹脂コーティング等を有する回路基板にも
適用できる。さらに、絶縁性樹脂が半導体素子の保護モ
ールドの役割もするため、信軌性、生産性が高く、かつ
低コストで半導体素子を回路基板に実装できる半導体装
方法が得られる効果がある。
た半導体素子と導体パターンが形成された回路基板を、
導体パターンと電極とが接触するように位置合わせして
配置する工程、位置合わせされた半導体素子の一部また
は全体を被覆し、かつ回路基板の表面と接触するように
絶縁性樹脂を供給する工程、及び導体パターンと電極と
の接触部を圧接状態で供給された絶縁性樹脂を硬化する
工程を施し、半導体素子の電極と回路°)!E板の導体
パターンを電気的に接続するこよにより、耐熱温度の低
い回路素子や樹脂コーティング等を有する回路基板にも
適用できる。さらに、絶縁性樹脂が半導体素子の保護モ
ールドの役割もするため、信軌性、生産性が高く、かつ
低コストで半導体素子を回路基板に実装できる半導体装
方法が得られる効果がある。
第1図はこの発明の一実施例による半導体装方法に係り
、回路基板と半導体素子を位置合わせして配置した工程
の接続部周辺を示す側面図、第2図は同じく絶縁性樹脂
を供給した工程の接続部周辺を示す断面図、第3図はこ
の発明の一実施例によって得られた接続部と従来の方法
による接続部の温度に対する導通抵抗を比較して示す特
性図、第4図、第5図はそれぞれこの発明の他の実施例
に係る工程途中の接続部周辺を示す断面図、第6図は従
来の半導体装方法に係るリフロー装置を示す断面図であ
る。 (1)・・・ 半導体素子、(2)・・・ 電極、(3
)・・・回路基板、(4)・・・ 導体パターン、(5
)・・・ 絶縁性樹脂。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第1図 第2図 j : l!J路J、液、 4:導体ハ放−ン
j:絶縁゛庄樹脂 第3図 第4図 第5図 第6図 手続補正書(自発) al 6& 9s′9a
、回路基板と半導体素子を位置合わせして配置した工程
の接続部周辺を示す側面図、第2図は同じく絶縁性樹脂
を供給した工程の接続部周辺を示す断面図、第3図はこ
の発明の一実施例によって得られた接続部と従来の方法
による接続部の温度に対する導通抵抗を比較して示す特
性図、第4図、第5図はそれぞれこの発明の他の実施例
に係る工程途中の接続部周辺を示す断面図、第6図は従
来の半導体装方法に係るリフロー装置を示す断面図であ
る。 (1)・・・ 半導体素子、(2)・・・ 電極、(3
)・・・回路基板、(4)・・・ 導体パターン、(5
)・・・ 絶縁性樹脂。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第1図 第2図 j : l!J路J、液、 4:導体ハ放−ン
j:絶縁゛庄樹脂 第3図 第4図 第5図 第6図 手続補正書(自発) al 6& 9s′9a
Claims (6)
- (1)電極が形成された半導体素子と導体パターンが形
成された回路基板を、上記導体パターンと上記電極とが
接触するように位置合わせして配置する工程、上記位置
合わせされた半導体素子の一部または全体を被覆し、か
つ上記回路基板の表面と接触するように絶縁性樹脂を供
給する工程、及び上記導体パターンと上記電極との接触
部を圧接状態で、上記供給された絶縁性樹脂を硬化する
工程を施し、上記半導体素子の電極と上記回路基板の導
体パターンを電気的に接続することを特徴とする半導体
実装方法。 - (2)半導体素子と回路基板を位置合わせして配置する
工程の後、上記半導体素子と上記回路基板間に加圧具を
用いて圧力を重畳した状態で、絶縁性樹脂を供給する工
程、及び上記供給した絶縁性樹脂を硬化させる工程を施
すようにしたことを特徴とする特許請求の範囲第1項記
載の半導体実装方法。 - (3)絶縁性樹脂は、硬化の際に体積収縮を生ずる樹脂
であることを特徴とする特許請求の範囲第1項記載また
は第2項記載の半導体実装方法。 - (4)絶縁性樹脂は、熱硬化型で、熱膨張係数が正の値
を有する樹脂であることを特徴とする特許請求の範囲第
1項または第2項記載の半導体実装方法。 - (5)絶縁性樹脂は、常温硬化型の樹脂であることを特
徴とする特許請求の範囲第1項ないし第3項記載のいず
れかに記載の半導体実装方法。 - (6)半導体素子の電極形成面と反対の面に、この面よ
りも面積の広い平板を接触させた状態で絶縁性樹脂を供
給する工程、及び上記供給した絶縁性樹脂を硬化させる
工程を施すようにしたことを特徴とする特許請求の範囲
第1項ないし第5項のいずれかに記載の半導体実装方法
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62072245A JPH0671026B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体実装方法 |
US07/363,710 US4942140A (en) | 1987-03-25 | 1989-06-09 | Method of packaging semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62072245A JPH0671026B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63237426A true JPS63237426A (ja) | 1988-10-03 |
JPH0671026B2 JPH0671026B2 (ja) | 1994-09-07 |
Family
ID=13483715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62072245A Expired - Lifetime JPH0671026B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0671026B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02110949A (ja) * | 1988-10-19 | 1990-04-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US6197612B1 (en) | 1997-10-23 | 2001-03-06 | Nec Corporation | Semiconductor chip mounting apparatus capable of preventing connected portion between semiconductor chip and substrate from thermal stress and method thereof |
WO2006123554A1 (ja) * | 2005-05-17 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装体およびフリップチップ実装方法 |
JP2012089740A (ja) * | 2010-10-21 | 2012-05-10 | Fujitsu Ltd | 半導体装置の製造方法及び接合方法 |
US10104772B2 (en) | 2014-08-19 | 2018-10-16 | International Business Machines Incorporated | Metallized particle interconnect with solder components |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62281360A (ja) * | 1986-05-29 | 1987-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-25 JP JP62072245A patent/JPH0671026B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62281360A (ja) * | 1986-05-29 | 1987-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02110949A (ja) * | 1988-10-19 | 1990-04-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US6197612B1 (en) | 1997-10-23 | 2001-03-06 | Nec Corporation | Semiconductor chip mounting apparatus capable of preventing connected portion between semiconductor chip and substrate from thermal stress and method thereof |
WO2006123554A1 (ja) * | 2005-05-17 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装体およびフリップチップ実装方法 |
JP2012089740A (ja) * | 2010-10-21 | 2012-05-10 | Fujitsu Ltd | 半導体装置の製造方法及び接合方法 |
US10104772B2 (en) | 2014-08-19 | 2018-10-16 | International Business Machines Incorporated | Metallized particle interconnect with solder components |
US10588219B2 (en) | 2014-08-19 | 2020-03-10 | International Business Machines Corporation | Metallized particle interconnect with solder components |
Also Published As
Publication number | Publication date |
---|---|
JPH0671026B2 (ja) | 1994-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4942140A (en) | Method of packaging semiconductor device | |
US5133495A (en) | Method of bonding flexible circuit to circuitized substrate to provide electrical connection therebetween | |
US5435732A (en) | Flexible circuit member | |
US5203075A (en) | Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders | |
US5861678A (en) | Method and system for attaching semiconductor dice to substrates | |
US6498051B1 (en) | Method of packaging semiconductor device using anisotropic conductive adhesive | |
JPH06103703B2 (ja) | 半田付け方法 | |
JP5198265B2 (ja) | 薄型可撓性基板の平坦な表面を形成する装置及び方法 | |
JPH0737942A (ja) | 検査用コネクタおよびその製造方法 | |
KR20000016996A (ko) | 전기적 접속 장치 및 전기적 접속 방법 | |
US4184623A (en) | Process for bonding circuit modules onto a thin-film circuit | |
JPS63237426A (ja) | 半導体実装方法 | |
KR20040067048A (ko) | 교류자기장에 의한 유도가열체를 이용한 플립칩본딩방법과 그 장치 | |
JPH0666355B2 (ja) | 半導体装置の実装体およびその実装方法 | |
JP2574369B2 (ja) | 半導体チップの実装体およびその実装方法 | |
JP2002299809A (ja) | 電子部品の実装方法および実装装置 | |
JP2699726B2 (ja) | 半導体装置の実装方法 | |
JP2001015641A (ja) | 電子部品の接続構造及び接続方法 | |
JP2570626B2 (ja) | 基板の接続構造及びその接続方法 | |
JPH01226162A (ja) | 半導体チップの接続方法 | |
JPH01232735A (ja) | 半導体装置の実装体 | |
JPH04119644A (ja) | 半導体素子の実装方法 | |
JPH0374816A (ja) | チップ部品およびその実装方法 | |
JP2000223529A (ja) | 電子回路装置及びその製造方法 | |
JPH02188936A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070907 Year of fee payment: 13 |