JPS63236155A - Intra-system communication system - Google Patents
Intra-system communication systemInfo
- Publication number
- JPS63236155A JPS63236155A JP6965687A JP6965687A JPS63236155A JP S63236155 A JPS63236155 A JP S63236155A JP 6965687 A JP6965687 A JP 6965687A JP 6965687 A JP6965687 A JP 6965687A JP S63236155 A JPS63236155 A JP S63236155A
- Authority
- JP
- Japan
- Prior art keywords
- slave
- terminal
- serial
- cpu
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 claims description 17
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＶＴＲ装置のチューナ、タイマユニッ
ト等を制御する各機能デバイス間の通信を行なう場合に
好適なシステム内通信方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an intra-system communication method suitable for communicating between functional devices that control, for example, a tuner, a timer unit, etc. of a VTR device.
う場合に好適なシステム内通信方式であって、シリアル
入力端子、シリアル出力端子、クロック端子を有する複
数の機能デバイスと、同期信号処理系を有し、複数の機
能デバイスの１つがマスター、他がスレーブとされ、マ
スターの機能デバイスのシリアル入力端子と各スレーブ
の機能デバイスのシリアル出力端子、マスターの機能デ
バイスのシリアル出力端子と各スレーブの機能デバイス
のシリアル入力端子、マスターの機能デバイスのクロッ
ク端子と各スレーブの機能デバイスのクロック端子がそ
れぞれ接続されるとともにマスターの機能デバイスから
各スレーブの機能デバイスにチップセレクト信号が供給
され、このチップセレクト信号によりマスターの機能デ
バイスと各スレーブの機能デバイスとの間の通信が排他
的に順次行われるとともに同期信号に同期して周期的に
行われるようにされたシステム内通信方式において、所
定のスレーブの機能デバイスに、シリアル入力端子とシ
リアル出力端子の切換回路と、この切換回路の制御手段
とを設けたことにより、スレーブの機能デバイスどうし
の通信が簡単に行なわれる様にしたものである。This intra-system communication method is suitable for cases in which one of the plurality of functional devices is the master and the others are Serial input terminal of the master functional device and serial output terminal of each slave functional device, serial output terminal of the master functional device and serial input terminal of each slave functional device, clock terminal of the master functional device The clock terminals of each slave functional device are connected to each other, and a chip select signal is supplied from the master functional device to each slave functional device, and this chip select signal is used to connect the master functional device and each slave functional device. In an intra-system communication method in which communication is performed exclusively sequentially and periodically in synchronization with a synchronization signal, a predetermined slave functional device is equipped with a switching circuit for a serial input terminal and a serial output terminal. By providing a control means for this switching circuit, communication between slave functional devices can be easily performed.
最近のＶＴＲは多機能化、小型化、低価格化が進んでい
る。この流れの中で制御系すなわちシステムコントロー
ラ（以下シスコンといつ）は複妹化の一途をたどり、メ
モリー容量、処理時間、入出力ピン数等の制約からシス
コンは複数のマイクロコンピュータ（以下ＣＰＵという
）を用いることが多くなっている。その上、ＣＰＵの低
価格化によりフィーチャーハードウェアをソフトウェア
処理に置き替える傾向になってきていることや、リモー
トコントロール等のように周辺からの操作、制御の需要
が増加し、従来はシスコンを経由する必要のなかった線
がシスコンの管理下におかれるようになってきたことも
、複数のＣＰＵを用いる傾向に拍車をかけている。Recently, VTRs have become more multi-functional, smaller, and lower in price. In line with this trend, control systems, or system controllers (hereinafter referred to as system controllers), are becoming more and more complex, and due to constraints such as memory capacity, processing time, and number of input/output pins, system controllers are made up of multiple microcomputers (hereinafter referred to as CPUs). is increasingly being used. Furthermore, as CPU prices fall, there is a trend to replace feature hardware with software processing, and there is an increasing demand for peripheral operations and controls such as remote control. The trend toward using multiple CPUs is also spurred by the fact that lines that previously did not need to be processed are now under the control of the system controller.
この場合のシスコンの構成の方法としては、これら複数
のＣＰＵを集中的に１個の基板上に設け、この基板に対
し、各ＣＰＵの司る機能を遂行する機能基板に接続して
、制御を集中的に行うことが考えられる。In this case, the system configuration method is to centrally install these multiple CPUs on one board, connect this board to a functional board that performs the functions controlled by each CPU, and centralize control. It is conceivable to do so.
しかし、この様な構成では接続を行なうＣＰＵと機能基
板とが多いために結線数が非常に多くなり、このため製
造工数が増えるとともに信頼性が低下する欠点がある。However, in such a configuration, since there are many CPUs and functional boards to be connected, the number of connections is extremely large, which has the drawback of increasing manufacturing man-hours and decreasing reliability.
この欠点を回避する方法として各機能を、その機能を司
るＣＰＵ又はＬＳＩとその機能を遂行する回路ブロック
等からなる機能デバイスとしてモジュール化して、分散
処理をすることが考えられる。One possible way to avoid this drawback is to modularize each function as a functional device consisting of a CPU or LSI that controls that function, a circuit block that performs that function, and perform distributed processing.
このように、複数の機能デバイスによる分散処理をなす
場合の通信方式として、本出願人は先に第５図に示す如
き通信方式を提案した（特開昭６１−１６６．２４４号
公報）。この通信方式は、複数の機能デバイスのうちの
１つをマスターの機能デバイスとし、他の機能デバイス
をスレーブとする。即ち、第５図に示す如く、１つの機
能デバイスのＣＰＵ（１）をマスター、他の機能デバイ
スのＣＰＵｆ２１及び（３）をスレーブとする。そして
、マスターＣＰｕｔｌ）は、データの入力及び出力端子
としてシリアルにデータが入力及び出力されるシリアル
入力端子ＳＩ及びシリアル出力端子ＳＯと、クロック信
号の出力を行なうシリアルクロック端子８ＣＫと、第１
及び第２のスレーブＣＰ Ｕ （２）及び（３）を選択
するためのチップセレクト端子Ｃ８１及びＣ８２とを備
える。そして、第１及び第２のスレーブＣＰ Ｕ （２
１及び（３）は、データの入出力を行なうシルアル入力
端子８Ｉ及びシリアル出力端子ＳＯと、クロック信号の
供給を受けるシリアルクロック端子８０にと、夫々のス
レーブに対応したチップセレクト信号を受けるチップセ
レクト端子ＣＳｌ又はＣ８，を備える。As a communication method for carrying out distributed processing using a plurality of functional devices, the present applicant previously proposed a communication method as shown in FIG. 5 (Japanese Unexamined Patent Publication No. 166-244-1982). In this communication method, one of the plurality of functional devices is a master functional device, and the other functional devices are slaves. That is, as shown in FIG. 5, the CPU (1) of one functional device is the master, and the CPUs f21 and (3) of the other functional devices are slaves. The master CPUtl) has a serial input terminal SI and a serial output terminal SO to which data is serially input and output as data input and output terminals, a serial clock terminal 8CK which outputs a clock signal, and a first
and chip select terminals C81 and C82 for selecting second slave CPUs (2) and (3). Then, the first and second slave CPUs U (2
1 and (3) are a serial input terminal 8I and a serial output terminal SO that input and output data, a serial clock terminal 80 that receives a clock signal, and a chip select that receives a chip select signal corresponding to each slave. It is provided with a terminal CS1 or C8.
そして、マスターＣＰｕｔ１）のシリアル出力端子ＳＯ
を第１及び第２のスレーブＣＰ Ｕ （２）及び（３）
のシリアル入力端子８Ｉに接続し、第１及び第２のスレ
ーブＣＰ Ｕ （２）及び（３）のシリアル出力端子Ｓ
ＯをマスターＣＰＵ（１）のシリアル入力端子８ＩＫ接
続する。また、マスターＣＰＵ（１）のシリアルクロッ
ク端子ＳＣＫを第１及び第２のスレーブＣＰＵ（２）及
び（３）のシリアルクロック端子８０Ｋに接続し、マス
ターＣＰｕｔ１）のチップセレクト端子Ｃ８１を第１の
スレーブＣＰ Ｕ （２）のチップセレクト端子Ｃ８１
に接続し、マスターＣＰＵ ［１）のチップセレクト端
子Ｃ８２を第２のスレーブＣＰＵ（３）のチップセレク
ト端子Ｃ８２に接続する。Then, the serial output terminal SO of master CPUt1)
The first and second slave CPUs (2) and (3)
and the serial output terminal S of the first and second slave CPUs (2) and (3).
Connect O to the serial input terminal 8IK of the master CPU (1). In addition, the serial clock terminal SCK of the master CPU (1) is connected to the serial clock terminal 80K of the first and second slave CPUs (2) and (3), and the chip select terminal C81 of the master CPU (1) is connected to the serial clock terminal SCK of the first and second slave CPUs (2) and (3). Chip select terminal C81 of CPU (2)
The chip select terminal C82 of the master CPU [1] is connected to the chip select terminal C82 of the second slave CPU (3).
そして、マスターＣＰＵ ｔｌ）の端子Ｃ８１から第１
のスレーブＣＰＵ（２１にチップセレクト信号を供給す
ることで、マスターＣＰＵ（１）と第１のスレーブＣＰ
Ｕｔ２１との間の交信が可能となり、双方のＣＰＵ（１
）、 ＋２）のシリアル出力端子ＳＯとシリアル入力端
子８Ｉとでシリアルクロック端子８０Ｋを介して得られ
るクロック信号に同期してシリアルデータの双方向同時
通信が行なわれる。そして、マスターＣＰＵ（１１の端
子Ｃ８２から第２のスレーブＣＰＵｔ３１にチップセレ
クト信号を供給することで、マスターＣＰＵ（１１と第
２のスレーブＣＰＵｔ３）の間の交信が可能となり、双
方のＣＰＵ（１）、＋３１のシリアル出力端子ＳＯとシ
リアル入力端子ＳＩとでシリアルクロック端子８ＣＫを
介して得られるクロック信号に同期してシリアルデータ
の双方向同時通信が行なわれる。Then, from the terminal C81 of the master CPU tl) to the first
By supplying a chip select signal to the slave CPU (21), the master CPU (1) and the first slave CPU
Communication with Ut21 becomes possible, and both CPUs (1
), +2), bidirectional simultaneous communication of serial data is performed between the serial output terminal SO and the serial input terminal 8I in synchronization with a clock signal obtained via the serial clock terminal 80K. By supplying a chip select signal from the terminal C82 of the master CPU (11) to the second slave CPUt31, communication between the master CPU (11 and the second slave CPUt3) becomes possible, and both CPUs (1) , +31, bidirectional simultaneous communication of serial data is performed between the serial output terminal SO and the serial input terminal SI in synchronization with a clock signal obtained via the serial clock terminal 8CK.
この様にして通信を行なうことで、マスターＣＰＵｔｌ
ｌと第１及び第２のスレーブＣＰ Ｕ （２）及び（３
）との通信が行なわれ、各ＣＰＵ間で連携をとりながら
夫々のＣＰＵ毎に分散処理を行なわせることができ、例
えばＶＴＲ装置が備えるチューナー機能、タイマー機能
等を個別のＣＰＵで分散処理させることができる。By communicating in this way, the master CPUtl
l and the first and second slave CPUs U (2) and (3
), and each CPU can perform distributed processing while cooperating with each other. For example, the tuner function, timer function, etc. of a VTR device can be distributed and processed by individual CPUs. Can be done.
ところが、上述した如き通信方式ではスレーブＣＰＵど
うしでは直接通信をすることができない不都合があった
。However, the communication method described above has the disadvantage that slave CPUs cannot directly communicate with each other.
即ち、例えば第１のスレーブＣＰ Ｕ ＋２）から第２
のスレーブＣＰＵ（３）へ送信したいデータがあるとき
には、第１のスレーブＣＰＵ（２１からマスターＣＰＵ
ｔｌ）へこのデータを一旦送信した後、マスターＣＰＵ
（１３から第２のスレーブＣＰ Ｕ １３）へこのデー
タを再び送信する必要があった。ところが、マスターＣ
ＰＵ ｔｌ）が・備える記憶素子としてのＲＡＭの容量
等より中継できるデータ量には制限があり、データ量が
多い場合等には直接スレーブＣＰＵどうしで送信を行な
いたい場合があった。That is, for example, from the first slave CPU
When there is data to be sent to the slave CPU (3), the first slave CPU (21 to the master CPU
After sending this data to the master CPU
It was necessary to send this data again (from 13 to the second slave CPU 13). However, Master C
There is a limit to the amount of data that can be relayed due to the capacity of the RAM as a storage element included in the PU tl), and when the amount of data is large, there are cases where it is desired to directly transmit data between slave CPUs.
本発明は斯かる点に鑑み、簡単な構成でスレーブの機能
デバイスどうしの直接通信が行なえる通信方式を提供す
ることを目的とする。In view of the above, an object of the present invention is to provide a communication method that allows direct communication between slave functional devices with a simple configuration.
本発明のシステム内通信方式は、例えば第１図及び第２
図に示す如く、シリアル入力端子８Ｉ、シリアル出力端
子Ｓ０１クロツク端子ＳＣＫを有する複数の機能デバイ
ス（１１，（２０１，（至）と、同期信号処理系を有し
、複数の機能デバイス［ｌＧ、Ｃ２１Ｊ、（至）の１つ
（１１）がマスター、他■、■がスレーブとされ、マス
ターの機能デバイスｃＦＯ１のシリアル入力端子ＳＩと
各スレーブの機能デバイス翰、（至）のシリアル出力端
子Ｓ０１マスターの機能デバイスＱ（１ｍのシリアル出
力端子ＳＩと各スレーブの機能デバイス■、（至）のシ
リアル入力端子ＳＯ，マスターの機能デバイスα■のク
ロック端子ＳＣＫと各スレーブの機能デバイス（２）、
■のクロック端子ＳＣＫがそれぞれ接続されるとともに
マスターの機能デバイス（ＩＱ＋から各スレーブの機能
デバイス■、（至）にチップセレクト信号Ｃ８１，Ｃ８
２が供給され、このチップセレクト信号Ｃ８１，Ｃ８２
によりマスターの機能デ・（イス（ＩＧと各スレーブの
機能デバイス■、■との間）通信が排他的に順次行われ
るとともに同期信号、同期して周期的に行われるように
されたシステ内通信方式において、所定のスＶ−プの機
能ディス圓に、シリアル入力端子ＳＩとシリアル出力端
子ＳＯとの切換回路１３υと、この切換回路６υの制御
手段間とを設けたものである。The intra-system communication method of the present invention is illustrated in FIGS. 1 and 2, for example.
As shown in the figure, there are a plurality of functional devices (11, (201, (to)) having a serial input terminal 8I, a serial output terminal S01, a clock terminal SCK, and a plurality of functional devices [1G, C21J, which have a synchronization signal processing system]. , (to), one (11) is the master, and the others ■ and ■ are slaves, and the serial input terminal SI of the master's functional device cFO1 and the serial output terminal S01 of each slave, Functional device Q (1m serial output terminal SI and each slave's functional device ■, (to) serial input terminal SO, master functional device α■ clock terminal SCK and each slave's functional device (2),
The clock terminals SCK of ■ are connected to each other, and the chip select signals C81 and C8 are connected to the master's functional device (IQ+ to each slave's functional device ■, (towards).
2 is supplied, and these chip select signals C81, C82
Communication between the master's functional devices (between the IG and each slave's functional devices) is carried out exclusively sequentially, and synchronization signals are used to ensure that communication within the system is carried out synchronously and periodically. In this system, a switching circuit 13υ between the serial input terminal SI and the serial output terminal SO, and a control means for this switching circuit 6υ are provided in the functional disk of a predetermined V-spring.
本発明のシステム内通信方式に依ると、所定のスレーブ
の機能デバイス（７）の切換回路Ｃ３１１によりシリア
ル入力端子８Ｉとシリアル出力１子ＳＯとを切換えるこ
とで、このスレーブの機能デバイス■のシリアル入力熾
子８Ｉが他のスレーブの機能デバイス翰のシリアル出力
端子ＳＯと接続され、同様に機れ、このスレーブの機能
デバイス■、■間でのシリアルデータの通信ができ、ス
レーブの機能デバイスどうしの通信が切換回路ｃｌυの
切換だけで簡単に行なえる。According to the intra-system communication method of the present invention, by switching between the serial input terminal 8I and the serial output 1 child SO by the switching circuit C311 of the functional device (7) of a predetermined slave, the serial input of the functional device (■) of this slave is The terminal 8I is connected to the serial output terminal SO of the functional device of another slave, and it functions in the same way, allowing communication of serial data between the functional devices of this slave and communication between the functional devices of the slave. This can be easily done by simply switching the switching circuit clυ.
以下、本発明のシステム内通信方式の一実施例を、第１
図〜第４図を参照して説明しよう。Hereinafter, one embodiment of the intra-system communication method of the present invention will be described.
This will be explained with reference to FIGS.
本例の通信方式は、第１図に示す如く、機能デバイスと
しての３つのＣＰＵ（１Ｇ、（２ｆ）、■間の通信を行
なうもので、 ＣＰＵ（ＩＩをマスターＣＰＵとし、他
の２つのＣＰＵ（２［）及び■を夫々第１及び第２のス
レーブＣＰＵとしである。そして、マスターＣＰＵ［１
（ｌは、シリアルにデータが入力及び出力されるシリア
ル入力端子ＳＩ及びシリアル出力端子Ｓｏと、クロック
信号の出力を行なうシリアルクロック端子８０にと、第
１及び第２スレーブＣＰＵｃ！ｌ及び閃を選択するため
のチップセレクト端子Ｃ８１及びＣ８２とを備える。As shown in Figure 1, the communication method in this example is to perform communication between three CPUs (1G, (2f), (2[) and ■ are the first and second slave CPUs, respectively.Then, the master CPU[1
(l selects the serial input terminal SI and serial output terminal So to which data is serially input and output, the serial clock terminal 80 which outputs a clock signal, the first and second slave CPUc!l and flash chip select terminals C81 and C82 are provided.
そして、第１及び第２のスレ′−プＣＰＵｃ！０及び■
は、データの入出力を行なうシリアル入力端子８Ｉ及び
シリアル出力端子ＳＯと、クロック信号の供給を受ける
シリアルクロック端子ＳＣＫと、夫々のＸＶ−プに対応
したチップセレクト信号を受けるチップセレクト端子Ｃ
８１又はＣ８２を備える。Then, the first and second slave CPUc! 0 and ■
are a serial input terminal 8I and a serial output terminal SO for inputting and outputting data, a serial clock terminal SCK for receiving a clock signal, and a chip select terminal C for receiving a chip select signal corresponding to each XV-P.
81 or C82.
そして、第１図に示す如く、マスターＣＰＵ（１）のシ
リアル出力端子ＳＯを第１及び第２のスレーブＣＰＵ（
至）及び艶のシリアル入力端子ＳＩに接続し、第１及び
第２のスレーブＣＰＵｃＸＪ及び（７）のシリアル出力
端子ＳＯをマスターＣＰＵαＣのシリアル入力端子８Ｉ
に接続する。また、マスターＣＰＵ（ｌαのシリアルク
ロック端子ＳＣＫを第１及び第２のスＶ−プＣＰＵ■及
び（至）のシリアルクロック端子ＳＣＫに接続し、マス
ターＣＰＵαｌのチップセレクト端子Ｃ８ｌを第１のス
レーブＣＰＵ■のチップセレクト端子Ｃ８１に接続し、
マスターＣＰＵ（Ｌ■のチップセレクト端子Ｃ８２を第
２のスレーブＣＰＵ（７）のチップセレクト端子Ｃ８２
に接続する。As shown in FIG. 1, the serial output terminal SO of the master CPU (1) is connected to the first and second slave CPUs (
Connect the serial input terminal SI of the first and second slave CPUcXJ and the serial output terminal SO of (7) to the serial input terminal 8I of the master CPUαC.
Connect to. In addition, the serial clock terminal SCK of the master CPU (lα) is connected to the serial clock terminal SCK of the first and second CPUs (to), and the chip select terminal C8l of the master CPU (lα) is connected to the serial clock terminal SCK of the first and second CPU (to). Connect to chip select terminal C81 of ■,
The chip select terminal C82 of the master CPU (L■) is connected to the chip select terminal C82 of the second slave CPU (7).
Connect to.
そして、本例の場合には、第２のスレーブＣＰＵ■のシ
リアル入力端子ＳＩとシリアル出力端子ＳＯとが切換に
より相互に変えられる様になっている。In this example, the serial input terminal SI and the serial output terminal SO of the second slave CPU 2 can be changed to each other by switching.
即ち、第２図はこの第２のスレーブＣＰＵＣ３Ｇの信号
入出力部の構成を示す図で、この第２のスレーブＣＰＵ
（７）はこの第２図に示す如く、上述のシリアル出力端
子ＳＯに相当する端子（３０ａ）と、シリアル入力端子
ＳＩに相当する端子（３０ｂ）と、シリアルクロック端
子ＳＣＫに相当するクロック信号入力端子（３０ｃ）と
、チップセレクト端子Ｃ８２に相当するチップセレクト
信号入出力部子（３０ｄ）とを有する。そして、端子（
３０ａ） ｐ （３０ｂ）は、切換回路６υに接続しで
ある。この切換回路６υは、第１及び第２の切換スイッ
チ国及び（ハ）より構成され、双方の切換スイッチＣ３
７Ｊ、ｑは連動して切換わるもので、第１の切換スイッ
チ国の可動接点（３２Ｃ）が端子（３０ａ）と接続して
あり、第２の切換スイッチ（至）の可動接点（３３Ｃ）
が端子（３０ｂ）と接続しである。そして、第１の切換
スイッチ（至）の第１の固定接点（３２ａ）と第２の切
換スイッチ儲の第２の固定接点（３３ｂ）とかシフトレ
ジスタ（ロ）のシリアルデータ入力部に接続しである。That is, FIG. 2 is a diagram showing the configuration of the signal input/output section of this second slave CPUC3G.
As shown in FIG. 2, (7) is a terminal (30a) corresponding to the above-mentioned serial output terminal SO, a terminal (30b) corresponding to the serial input terminal SI, and a clock signal input corresponding to the serial clock terminal SCK. It has a terminal (30c) and a chip select signal input/output part (30d) corresponding to the chip select terminal C82. And the terminal (
30a) p (30b) is connected to the switching circuit 6υ. This switching circuit 6υ is composed of first and second changeover switches C3 and (c), and both changeover switches C3
7J and q are switched in conjunction, and the movable contact (32C) of the first changeover switch is connected to the terminal (30a), and the movable contact (33C) of the second changeover switch (to) is connected to the terminal (30a).
is connected to the terminal (30b). Then, connect the first fixed contact (32a) of the first changeover switch (to) and the second fixed contact (33b) of the second changeover switch to the serial data input section of the shift register (b). be.
このシフトレジスタ（ロ）は、データ処理部（至）とパ
スラインを介して接続してあり、シリアルデータ入力部
に得られるシリアルデータなパラレルデータに変換して
データ処理郷関に供給すると共に、データ処理部（至）
からパスラインを介して供給されるパラレルデータをシ
リアルデータに変換してシリアルデータ出力部から出力
する。このシフトレジスタ（ロ）のシリアルデータ出力
部は、接続スイッチ（至）を介して切換回路０刀の第１
の切換スイッチ国の第２の固定接点（ａ２ｂ）と第２の
切換スイッチ（至）の第１の固定接点（３３ａ）とに接
続しである。なお、接続スイッチ（至）は、この第２の
スＶ −ブＣＰｔＬｃ３Ｉからの信号の出力時に、デー
タ処理部（ト）からの制御により接続状態となるスイッ
チである。This shift register (b) is connected to the data processing section (to) via a pass line, and converts the serial data obtained from the serial data input section into parallel data and supplies it to the data processing station. Processing section (to)
The parallel data supplied from the converter via the pass line is converted into serial data and output from the serial data output section. The serial data output section of this shift register (b) is connected to the first switch of the switching circuit through the connection switch (to).
The second fixed contact (a2b) of the changeover switch is connected to the first fixed contact (33a) of the second changeover switch (to). Note that the connection switch (to) is a switch that becomes connected under control from the data processing section (t) when a signal is output from the second V-sub CPtLc3I.
また、シフトレジスタ（ロ）には、クロック信号入力端
子（３０Ｃ）に得られるシリアルクロック信号が供給さ
れ、このシリアルクロック信号に同期してシリアルデー
タからパラレルデータへの変換及びパラレルデータから
シリアルデータへの変換が行なわれる。In addition, the shift register (b) is supplied with a serial clock signal obtained from the clock signal input terminal (30C), and in synchronization with this serial clock signal, converts serial data to parallel data and converts parallel data to serial data. conversion is performed.
また、データ処理部□□□には、チップセレクト信号入
力端子（３０ｄ）からチップセレクト信号が供給される
。このデータ処理郷関は、供給されるチップセレクト信
号を判断して、切換回路３υの切換スイッチ国、ｏ３に
切換信号を供給する。Further, a chip select signal is supplied to the data processing unit □□□ from a chip select signal input terminal (30d). This data processing section judges the supplied chip select signal and supplies a switching signal to the switching circuit o3 of the switching circuit 3υ.
ここで、第２のスレーブＣＰＵ（至）に組込んだ切換回
路６刀の切換動作について第４図のフローチャートを参
照して説明すると、この第２のスレーブＣＰＵ（７）で
は供給されるチップセレクト信号Ｃ８２がローレベル信
号＠０”になるまで待機し、ローレペル信号加”になる
とマスターＣＰＵ（１１又は第１のスレーブＣＰＵｃ！
１と通信を行なう。そして、ローレベル信号＠０″とな
る直前のハイレベル信号″１″の持続時間Ｔをデータ処
理部□□□で検出し、この時間Ｔが所定時間ｎよりも長
いと検出したときには、切換回路６υの第１．第２の切
換スイッチｃ＋ｚ、０３の可動接点（３２ｃ）、 （３
３Ｃ）を第２の固定接点（３ｚｂ）、 （３３ｂ）側に
接続させる様に切換信号を供給し、マスターＣＰＵ（Ｉ
Ｇとの通信を行なう。そして、時間Ｔが所定時間ｎより
も短かいと検出したときには、切換回路６υの第１．第
２の切換スイッチＣ３３，Ｃ３３の可動接点（３２ｃ）
、 （３３ｃ）を第１の固定接点（３２ａ）、 （３３
ａ）側に接続させる様に切換信号を供給し、第１のスレ
ーブＣＰ Ｕ （２１との通信を行なう。そして、この
第２のスレーブＣＰＵ■に供給されるチップセレクト信
号Ｃ８２がハイレベル信号″′１″に変化するまでこの
通信を継続して行ない、ハイレベル信号″１″に変化し
たときにはその前の通信状態にかかわらず第１、第２の
切換スイッチＧ３．時の可動接点（３２Ｃ）＊（３３ｃ
）を第２の固定接点（３２ｂ）、 （３３ｂ）側に接続
させる。Here, the switching operation of the switching circuit 6 incorporated in the second slave CPU (7) will be explained with reference to the flowchart in FIG. It waits until the signal C82 becomes a low level signal @0", and when the low level signal becomes "+", the master CPU (11 or the first slave CPUc!
Communicate with 1. The data processing unit □□□ detects the duration T of the high level signal ``1'' immediately before becoming the low level signal @0'', and when it is detected that this time T is longer than the predetermined time n, the switching circuit 6υ 1st and 2nd changeover switch c+z, 03 movable contact (32c), (3
3C) is connected to the second fixed contact (3zb), (33b), and the master CPU (I
Communicate with G. When it is detected that the time T is shorter than the predetermined time n, the first . Movable contact (32c) of second changeover switch C33, C33
, (33c) as the first fixed contact (32a), (33
A switching signal is supplied so as to connect to the side A), and communication is performed with the first slave CPU (21).Then, the chip select signal C82 supplied to this second slave CPU is a high level signal. This communication continues until the signal changes to ``1'', and when the high level signal changes to ``1'', the movable contact (32C) of the first and second changeover switches G3. *(33c
) are connected to the second fixed contacts (32b) and (33b).
以上の様にして第２のスレーブＣＰＵ（至）は構成され
、次にマスターＣＰＵ（ＬＧと第１のスレーブＣＰＵ（
イ）と第２のスレーブＣＰＵ■との間の通信を行なう際
の動作について説明する。本例の場合には、マスターＣ
ＰＵＣＬ（ｌと第１のスレーブＣＰＵ■との通信、マス
ターＣＰＵ（ＩＧと第２のスレーブＣＰＵ（ｌｌとの通
信、第１のスレーブＣＰＵ（２）と第３のスレーブＣＰ
ＵＣ３Ｇとの通信が周期的に繰り返し行なわれる。この
通信の切換わりは、例えばマスターＣＰＵ（ＩＧが処理
する映像信号の同期信号に連動して行なわれる。The second slave CPU (to) is configured as described above, and then the master CPU (LG) and the first slave CPU (to) are configured.
An explanation will be given of the operation when communicating between the slave CPU (a) and the second slave CPU (ii). In this example, master C
Communication between PUCL (l and first slave CPU ■, master CPU (IG and communication with second slave CPU (ll), first slave CPU (2) and third slave CPU
Communication with UC3G is repeated periodically. This communication switching is performed, for example, in conjunction with a synchronization signal of a video signal processed by the master CPU (IG).
まず、マスターＣＰＵ（１Ｇと第１のスレーブＣＰＵ（
２１との間で通信を行なう際には、第３図に示す如く、
第１のスＶ−プＣＰＵ（１）に供給するチップセレクト
信号Ｃ８ｌをローレベル信号″′０″にし、第２のスレ
ーブＣＰＵ（至）に供給するチップセレクト信号Ｃ８２
をハイレベル信号”１”にする。このチップセレクト信
号を夫々のスレーブＣＰＵ ｃＡｔ■で検出すると、マ
スターＣＰＵα■と第１のスレーブＣＰＵ■との間でシ
リアルデータの通信（第３図ＣのＳｒ）が行なわれる。First, the master CPU (1G) and the first slave CPU (
When communicating with 21, as shown in Figure 3,
The chip select signal C8l supplied to the first slave CPU (1) is set to a low level signal "'0", and the chip select signal C82 is supplied to the second slave CPU (to).
to a high level signal “1”. When this chip select signal is detected by each slave CPU cAt■, serial data communication (Sr in FIG. 3C) is performed between the master CPU α■ and the first slave CPU ■.
このときは、マスター〇ＰＵαＱのシリアルデータ出力
端子ＳＯから第１のスレーブＣＰＵ■のシリアルデータ
入力端子ＳＩにデータが供給されると共に、第１のスレ
ーブＣＰＵ■のシリアルデータ出力端子ＳＯからマスタ
ーＣＰＵα■のシリアルデータ入力端子ＳＩにデータが
供給される。At this time, data is supplied from the serial data output terminal SO of the master 〇PUαQ to the serial data input terminal SI of the first slave CPU■, and at the same time, data is supplied from the serial data output terminal SO of the first slave CPU■ to the master CPUα■ Data is supplied to serial data input terminal SI of .
次に、マスターＣＰＵＣＩＧと第２のスＶ−プＣＰＵ艷
との間で通信を行なう際には、第３図に示す如く、第１
のスレーブＣＰＵ（２Ｇに供給するチップセレクト信号
Ｃ８１を）・イノベル信号１１”にし、第２のスＶ−プ
ＣＰＵ（７）に供給するチップセレクト信号Ｃ８２をロ
ーレベル信号″′０′にする。このチップセレクト信号
を夫々のスレーブＣＰＵ■２図で検出すると、マスター
ＣＰＵ（ＩＧと第２のスレーブＣＰＵ■との間でシリア
ルデータの通信（第３図Ｃの８２）が行なわれる。この
ときには、第２のスレーブＣＰＵ（３Ｑの切換回路Ｏυ
の切換スイッチ（至）、８３の可動接点（３２Ｃ） ｔ
（３３Ｃ）は、夫々第２の固定接点（３２ｂ） ｅ （
３３ｂ）側と接続状態にある。このため、第２のスレー
ブＣＰＵ■の端子（３０ａ）は、切換スイッチ（３カ及
び接続スイッチ（至）を介してシフトレジスターのシリ
アルデータ出力部と接続状態になり、シリアルデータ出
力端子ＳＯとなる。また、同様に端子（３０ｂ）は、切
換スイッチ（ト）を介してシフトレジスタ（ロ）のシリ
アルデータ入力部と接続状態になり、シリアルデータ入
力端子ＳＩとなる。Next, when communicating between the master CPU CIG and the second V-SP CPU, as shown in FIG.
The chip select signal C81 supplied to the second slave CPU (2G) is set to the innovel signal 11", and the chip select signal C82 supplied to the second V-sp CPU (7) is set to the low level signal "'0'. When this chip select signal is detected by each slave CPU (Fig. 2), serial data communication (82 in Fig. 3C) is performed between the master CPU (IG) and the second slave CPU (Fig. 3C). At this time, 2nd slave CPU (3Q switching circuit Oυ
changeover switch (to), 83 movable contact (32C) t
(33C) are the second fixed contacts (32b) e (
33b) side. Therefore, the terminal (30a) of the second slave CPU■ becomes connected to the serial data output section of the shift register via the changeover switch (3 terminals) and the connection switch (toward), and becomes the serial data output terminal SO. Similarly, the terminal (30b) is connected to the serial data input section of the shift register (b) via the changeover switch (g), and becomes the serial data input terminal SI.
この状態でマスターＣＰＵ（１１１１のシリアルデータ
出力端子ＳＯから第２のスレーブＣＰＵＣ３Ｇのシリア
ルデータ入力端子８Ｉ（端子（３０ｂ） ’）にデータ
が供給されると共に、第２のスレーブＣＰＵ（至）のシ
リアルデータ出力端子ＳＯ（端子（３０ａ） ）からマ
スターＣＰＵσ〔のシリアルデータ入力端子ＳＩにデー
タが供給される。In this state, data is supplied from the serial data output terminal SO of the master CPU (1111) to the serial data input terminal 8I (terminal (30b)') of the second slave CPUC3G, and the serial Data is supplied from the data output terminal SO (terminal (30a)) to the serial data input terminal SI of the master CPU σ.
次に、第１のスレーブＣＰＵｃＸｊと第２のスＶ−プＣ
ＰＵＣ３１）との間で通信を行なう際には、第３図に示
す如く、第１のスレーブＣＰＵ（２Ｑに供給するチップ
セレクト信号Ｃ８１をローレベル信号１０”にし、第２
のスレーブＣＰＵ（至）に供給するチップセレクト信号
Ｃ８２を一旦ノ・イレペル信号１１”となるノくルス信
号Ｐｉ （第３図Ｂ）を供給した後ローレベル信号′０
′にする。なお、このパルス信号Ｐ１の持続時間Ｔは、
上述の時間ｎよりも短かくする。このチップセレクト信
号を夫々スレーブＣＰＵ■、■で検出すると、第１のス
レーブＣＰＵ ｃＸＪと第２のスレーブＣＰＵ（７）と
の間でシリアルデータの通信（第３図Ｃの８３）が行な
われる。このときには、上述のパルス信号Ｐ１の検出に
より第２のスレーブＣＰＵ（至）の切換回路６υの切換
スイッチＣ＋ａ、（ト）の可動接点（３２ＣＬ（３３ｃ
）は、夫々第１の固定接点（３２ａ）、 （３３ａ）側
と接続状態にある。このため、第２のスレーブＣＰＵ（
至）の端子（３０ａ）は切換スイッチｃ３つを介してシ
フトレジスタ（至）のシリアルデータ入力部と接続状態
になり、シリアルデータ入力端子ＳＩとなる。また、同
様に端子（３０ｂ）は、切換スイッチ（ハ）及び接続ス
イッチ（至）を介してシフトレジスタ（ロ）のシリアル
データ出力部と接続状態になり、シリアルデータ出力端
子ＳＯとなる。Next, the first slave CPUcXj and the second slave CPUc
When communicating with the PUC31), as shown in FIG. 3, the chip select signal C81 supplied to the first slave CPU (2Q) is set to a low level signal 10"
The chip select signal C82 to be supplied to the slave CPU (to) is once supplied with the pulse signal Pi (Fig. 3B) which becomes the no-repel signal 11'', and then becomes the low level signal '0'.
’. Note that the duration T of this pulse signal P1 is
The time should be shorter than the above-mentioned time n. When this chip select signal is detected by the slave CPUs 1 and 2, respectively, serial data communication (83 in FIG. 3C) is performed between the first slave CPU cXJ and the second slave CPU (7). At this time, due to the detection of the pulse signal P1 described above, the changeover switch C+a of the changeover circuit 6υ of the second slave CPU (to), the movable contact (32CL (33c)
) are connected to the first fixed contacts (32a) and (33a), respectively. Therefore, the second slave CPU (
The terminal (30a) of the shift register (to) is connected to the serial data input section of the shift register (to) via the three changeover switches c, and becomes the serial data input terminal SI. Similarly, the terminal (30b) is connected to the serial data output section of the shift register (b) via the changeover switch (c) and the connection switch (to), and becomes the serial data output terminal SO.
この状態で第１のスレーブＣＰＵ（７）のシリアルデー
タ出力端子ＳＯから第２のスレーブＣＰＵ（至）のシリ
アルデータ入力端子８Ｉ（端子（３Ｏａ） ）にデータ
が供給されると共に、第２のスレーブＣＰＵ（至）のシ
リアルデータ出力端子ＳＯ（端子（３ｏｂ） ）から第
１のスレーブＣＰＵＣＡのシリアルデータ出力端子ＳＩ
にデータが供給される。In this state, data is supplied from the serial data output terminal SO of the first slave CPU (7) to the serial data input terminal 8I (terminal (3Oa)) of the second slave CPU (to). From the serial data output terminal SO (terminal (3ob)) of the CPU (to) to the serial data output terminal SI of the first slave CPUCA
Data is supplied to
以上の様にして、本例による通信方式によると、マスタ
ーＣＰＵｕｌから出力されるチップセレクト信号の切換
だけで、マスターＣＰＵ（ｌＧと第１のスレーブＣＰＵ
（２１）との双方向直接通信、マスターＣＰＵαｌと第
２のスレーブＣＰＵ■との双方向直接通信、第１のスレ
ーブＣＰＵ（２０と第２のスＶ−ブＣＰＵ■との双方向
直接通信が行なえる。そして本例の場合には、この通信
の切換えを周期的に行なうことで、各ＣＰＵσ（１，（
２Ｇ、（７）間での直接通信が遂次性なわれ、第１のス
レーブＣＰＵ ［と第２のスレーブＣＰＵ（ト）との通
信がマスターＣＰＵ（１（Ｉを介さずに直接性なわれる
。As described above, according to the communication method according to this example, the master CPU (lG and the first slave CPU
(21), two-way direct communication between the master CPU αl and the second slave CPU ■, two-way direct communication between the first slave CPU (20 and the second slave CPU ■), In this example, by periodically switching this communication, each CPU σ(1, (
Direct communication between the 2G and (7) is sequential, and communication between the first slave CPU and the second slave CPU is direct without going through the master CPU (1). .
このため、スレーブＣＰＵＩ、（３３間での通信量はマ
スターＣＰＵＱＧの記憶素子の容量等に制限を受けない
。また、本例では第２スレーブＣＰＵ（至）に切換回路
６ｙを設けただけなので構成が簡単で、特に機能デバイ
スとしてのＣＰＵの内部で回路を追加するだけなのでＣ
ＰＵｕＯ，１２１，Ｃ３１間の接続は従来と同様で良い
Ｏ
なお、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。Therefore, the amount of communication between the slave CPUs (33) is not limited by the capacity of the storage element of the master CPUQG.In addition, in this example, the configuration is is easy, especially since it only requires adding a circuit inside the CPU as a functional device
The connections between the PUuO, 121, and C31 may be the same as in the prior art.O Note that the present invention is not limited to the above-described embodiments, and it goes without saying that various other configurations may be adopted without departing from the gist of the present invention.
本発明のシステム内通信方式によると、スレーブの機能
デバイスどうしの通信が簡単に行なわれる利益がある。The intra-system communication method of the present invention has the advantage that slave functional devices can easily communicate with each other.
第１図は本発明のシステム内通信方式の一実施例を示す
構成図、第２図は第１図例の第２のスレーブの詳細を示
す構成図、第３図及び第４図は夫夫第１図例の説明に供
する線図、第５図は従来の通信方式の一例を示す構成図
である。
αｅはマスターＣＰＵ、■は第１のスレーブＣＰＵ。
（至）は第２のスレーブＣＰＵ、 ０υは切換回路、０
２は第１の切換スイッチ、關は第２の切換スイッチ、卵
はデータ処理部である。
第１図
第２図
第３図
第５図
一実旌イ列の説明１：イ尺Ｔる７０−ナｐ−１−第４図Fig. 1 is a block diagram showing an embodiment of the intra-system communication method of the present invention, Fig. 2 is a block diagram showing details of the second slave in the example shown in Fig. 1, and Figs. FIG. 1 is a diagram for explaining the example, and FIG. 5 is a configuration diagram showing an example of a conventional communication system. αe is the master CPU, ■ is the first slave CPU. (to) is the second slave CPU, 0υ is the switching circuit, 0
2 is a first changeover switch, ``gate'' is a second changeover switch, and ``egg'' is a data processing section. Fig. 1 Fig. 2 Fig. 3 Fig. 5 Explanation of the rows 1: Fig. 70-Na p-1- Fig. 4
Claims (1)
有する複数の機能デバイスと、同期信号処理系を有し、
上記複数の機能デバイスの１つがマスター、他がスレー
ブとされ、マスターの機能デバイスのシリアル入力端子
と各スレーブの機能デバイスのシリアル出力端子、上記
マスターの機能デバイスのシリアル出力端子と各スレー
ブの機能デバイスのシリアル入力端子、上記マスターの
機能デバイスのクロック端子と各スレーブの機能デバイ
スのクロック端子がそれぞれ接続されるとともに上記マ
スターの機能デバイスから各スレーブの機能デバイスに
チップセレクト信号が供給され、このチップセレクト信
号により上記マスターの機能デバイスと各スレーブの機
能デバイスとの間の通信が排他的に順次行われるととも
に上記同期信号に同期して周期的に行われるようにされ
たシステム内通信方式において、 所定の上記スレーブの機能デバイスに、シリアル入力端
子とシリアル出力端子との切換回路と、該切換回路の制
御手段とを設けたことを特徴とするシステム内通信方式
。[Claims] A plurality of functional devices having a serial input terminal, a serial output terminal, and a clock terminal, and a synchronous signal processing system,
One of the above plurality of functional devices is a master and the others are slaves, with the serial input terminal of the master functional device and the serial output terminal of each slave functional device, the serial output terminal of the master functional device and each slave functional device. The serial input terminal of the master functional device, the clock terminal of the master functional device, and the clock terminal of each slave functional device are connected respectively, and a chip select signal is supplied from the master functional device to each slave functional device, and this chip select In an intra-system communication method in which communication between the master functional device and each slave functional device is carried out exclusively sequentially by a signal and periodically in synchronization with the synchronization signal, An intra-system communication system characterized in that the slave functional device is provided with a switching circuit between a serial input terminal and a serial output terminal, and a control means for the switching circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6965687A JPS63236155A (en) | 1987-03-24 | 1987-03-24 | Intra-system communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6965687A JPS63236155A (en) | 1987-03-24 | 1987-03-24 | Intra-system communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236155A true JPS63236155A (en) | 1988-10-03 |
Family
ID=13409096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6965687A Pending JPS63236155A (en) | 1987-03-24 | 1987-03-24 | Intra-system communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236155A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158058A (en) * | 2003-11-05 | 2005-06-16 | Renesas Technology Corp | Communication system, and information processor and control with the communication system |
| JP2007028603A (en) * | 2005-07-11 | 2007-02-01 | Stmicroelectronics Sa | Pcm-type interface |
-
1987
- 1987-03-24 JP JP6965687A patent/JPS63236155A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158058A (en) * | 2003-11-05 | 2005-06-16 | Renesas Technology Corp | Communication system, and information processor and control with the communication system |
| JP2007028603A (en) * | 2005-07-11 | 2007-02-01 | Stmicroelectronics Sa | Pcm-type interface |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4322794A (en) | Bus connection system | |
| JPS63234323A (en) | Pipeline system | |
| JPS63236155A (en) | Intra-system communication system | |
| KR100265550B1 (en) | Data processor having bus controller | |
| US4910509A (en) | Bus expander for digital TV receiver | |
| JPS5839331B2 (en) | Request selection method | |
| JPH0343804A (en) | Sequence controller | |
| JPS6146550A (en) | Connecting device between busses | |
| JP2743780B2 (en) | Distributed processing equipment | |
| JPS5918721B2 (en) | Backup method for process control using a computer | |
| JPS62182857A (en) | Input and output controller | |
| JP3225589B2 (en) | Multi-channel multiplex communication controller | |
| JP2000076199A (en) | Multiprocessor device provided with debugging terminal | |
| JP2705955B2 (en) | Parallel information processing device | |
| KR0169789B1 (en) | Method and circuit for transmitting data of blocks | |
| JPS5922974B2 (en) | Information transfer method | |
| KR900006548B1 (en) | Method of and circuit for sharing parallel data | |
| JP2503463Y2 (en) | Peripheral device connection circuit of sequencer controller | |
| JP2749417B2 (en) | Priority control circuit | |
| JPS61226864A (en) | Address determining system for input and output module | |
| JPH0644165B2 (en) | Electronic copier control device | |
| JPH09198111A (en) | Input and output device | |
| JPH0514416A (en) | Data transmission system | |
| JPH11250001A (en) | Memory drive device, memory module and personal computer | |
| JPH07250102A (en) | Data transmission circuit |