JPS63232524A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPS63232524A JPS63232524A JP62064932A JP6493287A JPS63232524A JP S63232524 A JPS63232524 A JP S63232524A JP 62064932 A JP62064932 A JP 62064932A JP 6493287 A JP6493287 A JP 6493287A JP S63232524 A JPS63232524 A JP S63232524A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は周波数シンセサイザに関するものである。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to a frequency synthesizer.
(従来の技術)
従来の周波数シンセサイザに(よ例えば第3図に示すよ
うなものがある。この周波数シンセサイザは第1の周波
数シンセサイザ1と第2の周波数シンセサイザ3とを並
列に接続したものである。(Prior Art) There is a conventional frequency synthesizer (for example, as shown in FIG. 3). This frequency synthesizer has a first frequency synthesizer 1 and a second frequency synthesizer 3 connected in parallel. .
第1の周波数シンセサイザ1は基準発振器59分周器7
a、位相比較器(PD)98.ループフィルタ11a、
電圧制tlI光振器(VCO)13a。The first frequency synthesizer 1 includes a reference oscillator 59 and a frequency divider 7.
a. Phase comparator (PD) 98. loop filter 11a,
Voltage controlled tlI optical oscillator (VCO) 13a.
可変分周器15a、17a、シフトレジスタ19a、ラ
ッチ回路21aからなる。It consists of variable frequency dividers 15a and 17a, a shift register 19a, and a latch circuit 21a.
基準発振器5は基準信号を発生する。分周器7aG、を
基準信号を分周する。位相比較器9aは分周器7aの出
力と可変分周M17aの出力信号の位相を比較する。V
CO13aはループフィルタ11aの出力信号に応じて
発振周波数を変える。A reference oscillator 5 generates a reference signal. A frequency divider 7aG divides the frequency of the reference signal. The phase comparator 9a compares the phases of the output signal of the frequency divider 7a and the output signal of the variable frequency divider M17a. V
The CO 13a changes the oscillation frequency according to the output signal of the loop filter 11a.
可変分周器15aはVCO13aの出力信号を分周する
。この分周数は任息に設定できる。可変分周器17aは
可変分周器15aの出力信号をさらに分周するものであ
りその分周数はシフトレジスタ19aに送られるデータ
信号によって設定される。シフトレジスタ19aはデー
タ信号(DATA)をクロック信号(CK)に同期して
入力する。ラッチ回路21aは、シフトレジスタ19a
の出力信号をストローブ信号(STB)の入力に応じて
一時記憶し可変分周器17aに送る。The variable frequency divider 15a divides the frequency of the output signal of the VCO 13a. This frequency division number can be set arbitrarily. The variable frequency divider 17a further divides the output signal of the variable frequency divider 15a, and the frequency division number is set by the data signal sent to the shift register 19a. The shift register 19a inputs a data signal (DATA) in synchronization with a clock signal (CK). The latch circuit 21a is a shift register 19a.
The output signal is temporarily stored in response to the input of the strobe signal (STB) and sent to the variable frequency divider 17a.
第2の周波数シンセサイザ3は第1の周波数シンセサイ
ザ1と同様の構成を有しており対応する要素の符号をb
に変えである。なお第1の周波数シンセサイザ1と第2
の周波数シンセサイザ3はM単発振器5を、共通として
いる。The second frequency synthesizer 3 has a configuration similar to that of the first frequency synthesizer 1, and the corresponding elements are denoted by b.
This is a change. Note that the first frequency synthesizer 1 and the second
The frequency synthesizers 3 have M single oscillators 5 in common.
このような周波数シンセサイザにおいてはシフトレジス
タ19a、19bに所定のデータ信号を入力して可変分
周器17a、17bの分周数を適宜設定することにより
出力すべき周波数を設定できる。In such a frequency synthesizer, the frequency to be output can be set by inputting a predetermined data signal to the shift registers 19a, 19b and appropriately setting the frequency division numbers of the variable frequency dividers 17a, 17b.
(発明が解決する問題点) ′
しかしながらこのような周波数シンセサイザにおいては
各周波数シンセサイザごとにデータ信号線とクロック信
号線とストローブ信号線の3種類の制御線が必要であっ
たため信号線の数が多くなるという問題点があった。(Problems to be Solved by the Invention) 'However, in such a frequency synthesizer, three types of control lines, a data signal line, a clock signal line, and a strobe signal line, are required for each frequency synthesizer, so the number of signal lines is large. There was a problem with that.
本発明はこのような問題点に鑑みてされたもので、その
目的とするところは信号線の数の少ない周波数シンセサ
イザを提供することにある。The present invention has been made in view of these problems, and its purpose is to provide a frequency synthesizer with a small number of signal lines.
(発明の構成)
(問題点を解決するための手段)
前記目的を達成するために本発明は周波数シンセサイザ
を複数個並列に接続した周波数シンセサイザにおいて、
データ信号とクロック信号とストローブ信号のうちいず
れかの信Pi腺を共通にでることを特徴とする。(Structure of the Invention) (Means for Solving the Problems) In order to achieve the above object, the present invention provides a frequency synthesizer in which a plurality of frequency synthesizers are connected in parallel,
It is characterized in that any one of the data signal, clock signal, and strobe signal is output in common.
(作用)
データ信号線とクロック信号線とストローブ信号線のう
ちいずれかを共通にすることにより信号線の数をへらす
ことができる。(Function) By using one of the data signal line, clock signal line, and strobe signal line in common, the number of signal lines can be reduced.
(実施例) 以下図面に基づいて本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below based on the drawings.
第1図は本発明の第1の実施例に係る周波数シンセサイ
ザの構成ブロック図である。本実施例において第3図に
示す従来例と同一の機能を果す要素には、それと同一の
番号を付しΦ視した説明を避ける。本実施例の特徴とす
るところは第1の周波数シンセサイザ1と第2の周波数
シンセサイザ113とにおいてデータ信号線23とクロ
ッ□り@母線25とをノ(通にしたことにある。FIG. 1 is a block diagram of a frequency synthesizer according to a first embodiment of the present invention. In this embodiment, elements that perform the same functions as those in the conventional example shown in FIG. 3 are given the same numbers, and explanations from a Φ perspective are avoided. The feature of this embodiment is that the data signal line 23 and the clock bus line 25 are connected to each other in the first frequency synthesizer 1 and the second frequency synthesizer 113.
本実施例においてはデータ信号はクロック信号に同期し
てシフトレジスタ19a、19bに入力される。そして
第1の周波数シンセサイザ1においてストローブ信号<
5TB1>がオンとなるとシフトレジスタ19aの内容
がラッチ回路21aに送られ可変分周器17aの分周器
が変更され第1の周波数シンセサイザ1の周波数が設定
される。In this embodiment, data signals are input to shift registers 19a and 19b in synchronization with a clock signal. Then, in the first frequency synthesizer 1, the strobe signal <
5TB1> is turned on, the contents of the shift register 19a are sent to the latch circuit 21a, the frequency divider of the variable frequency divider 17a is changed, and the frequency of the first frequency synthesizer 1 is set.
この場合シフトレジスタ19bにもデータ信号が送られ
ているがストローブ信号(STB2>がオンとならない
限り可変分周器17bの分周数は変更されない。第2の
周波数シンセサイザ3の周波数の設定を行う場合にはス
トローブ信号(STB2)をオンとすると、可変分周器
17bの分周数が変更され周波数の設定が行われる。In this case, the data signal is also sent to the shift register 19b, but the frequency division number of the variable frequency divider 17b is not changed unless the strobe signal (STB2> is turned on).The frequency of the second frequency synthesizer 3 is set. In this case, when the strobe signal (STB2) is turned on, the frequency division number of the variable frequency divider 17b is changed and the frequency is set.
このように本実施例ではデータ信号線23とクロック信
号線25とを共通にすることにより信号線の数を削減す
ることができる。As described above, in this embodiment, the number of signal lines can be reduced by using the data signal line 23 and the clock signal line 25 in common.
第2図は本実施例の第2の実施例に係る周波数シンセサ
イザの構成ブロック図であり本実施例の特徴とするとこ
ろはクロック信号線25とストローブ信号線27とを共
通としたところにある。FIG. 2 is a block diagram of a frequency synthesizer according to a second embodiment of the present invention, and the feature of this embodiment is that a clock signal line 25 and a strobe signal line 27 are used in common.
シフトレジスタ19a、19bにはそれぞれ賃なるデー
タ信号(DATAl、DATA2)が送られこれらのデ
ータ信号はクロック信号(CK)に同期してシフトレジ
スタ19a、19bに接続される。ストローブ信号ST
Bがオンになるとシフトレジスタ19a、194)の内
容はそれぞれラッチ回路21a、21bに送られ可変分
周器17a、17bの分周数が変更され第1の周波数イ
ンセサイザ1と第2の周波数シンセサイザ3との周波数
が設定される。Different data signals (DATA1, DATA2) are sent to the shift registers 19a, 19b, respectively, and these data signals are connected to the shift registers 19a, 19b in synchronization with a clock signal (CK). Strobe signal ST
When B is turned on, the contents of the shift registers 19a, 194) are sent to the latch circuits 21a, 21b, respectively, and the frequency division numbers of the variable frequency dividers 17a, 17b are changed, and the contents of the shift registers 19a, 194) are changed to the first frequency synthesizer 1 and the second frequency synthesizer 3. The frequency is set.
本実施例ではクロック信号1125とクロック信号線2
7とを共通にすることにより信り線の数を削減できる。In this embodiment, the clock signal 1125 and the clock signal line 2
7 in common, the number of trust wires can be reduced.
(発明の効果)
以上詳細に説明したように本発明によれば信号線の少な
い周波数シンセサイザを提供することができる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to provide a frequency synthesizer with fewer signal lines.
第1図、第2図および第3図は夫々木梵明の第1実施例
、本発明の第2実施例および従来例に係る周波数シンセ
サイザの構成ブロック図である。
1.3・・・周波数シンセサイザ、5・・・基?V発振
器、7a、7b−一=分周器、9a、9b−・・位相比
較器、11a、11b−・・ループフィルタ、13a。
13 b・VCo、 15 a、 15 b−・・分周
器、17a、17b−・・可変分周器、19a、19b
・・・シフトレジタ、21a、21bをラッチ回路、2
3・・・データ信@線、25・・・クロック信号線、2
7・・・ストローブ信号線
第1図 、。
第2図
第3図FIG. 1, FIG. 2, and FIG. 3 are block diagrams of frequency synthesizers according to the first embodiment of Bonmei, the second embodiment of the present invention, and the conventional example, respectively. 1.3...Frequency synthesizer, 5... groups? V oscillator, 7a, 7b--1=frequency divider, 9a, 9b--phase comparator, 11a, 11b--loop filter, 13a. 13 b VCo, 15 a, 15 b-- Frequency divider, 17a, 17b--. Variable frequency divider, 19a, 19b
...shift register, 21a, 21b as latch circuit, 2
3...Data signal @ line, 25...Clock signal line, 2
7... Strobe signal line Figure 1. Figure 2 Figure 3
Claims (1)
位相比較器と、 前記位相比較器に接続されたループフィルタと、前記ル
ープフィルタの出力信号に応じて発振周波数を変える電
圧制御発振器と、 前記電圧制御発振器の出力信号を分周して前記位相比較
器に入力する可変分周器と、 クロック信号に同期してデータ信号を入力するシフトレ
ジスタと、 前記シフトレジスタの出力をストローブ信号の入力に応
じて一時記憶し前記可変分周器にこのデータを出力する
ラッチ回路と、 からなる周波数シンセサイザを複数個並列に接続した周
波数シンセサイザにおいて、 前記データ信号と前記クロック信号と前記ストローブ信
号のうちいずれかの信号線を共通にすることを特徴とす
る周波数シンセサイザ。[Claims] A reference oscillator that generates a reference signal; a phase comparator that compares the phase of the reference signal and the output signal of the variable frequency divider; a loop filter connected to the phase comparator; a voltage controlled oscillator that changes the oscillation frequency according to the output signal of the filter; a variable frequency divider that divides the output signal of the voltage controlled oscillator and inputs it to the phase comparator; and a data signal that is synchronized with the clock signal. A frequency synthesizer in which a plurality of frequency synthesizers are connected in parallel, each of which includes a shift register for input, a latch circuit that temporarily stores the output of the shift register according to the input of a strobe signal, and outputs this data to the variable frequency divider. A frequency synthesizer according to the present invention, wherein one of the data signal, the clock signal, and the strobe signal uses a common signal line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62064932A JPS63232524A (en) | 1987-03-19 | 1987-03-19 | Frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62064932A JPS63232524A (en) | 1987-03-19 | 1987-03-19 | Frequency synthesizer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63232524A true JPS63232524A (en) | 1988-09-28 |
Family
ID=13272300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62064932A Pending JPS63232524A (en) | 1987-03-19 | 1987-03-19 | Frequency synthesizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63232524A (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5531397B2 (en) * | 1972-01-24 | 1980-08-18 | ||
JPS5858857A (en) * | 1981-09-30 | 1983-04-07 | Shinko Electric Co Ltd | Resin molding method for rotor of permanent magnet type outer rotor type motor |
JPS5881337A (en) * | 1981-11-10 | 1983-05-16 | Hitachi Denshi Ltd | Frequency synthesizer |
-
1987
- 1987-03-19 JP JP62064932A patent/JPS63232524A/en active Pending
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