JPS6322758B2 - - Google Patents
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- JPS6322758B2 JPS6322758B2 JP19460782A JP19460782A JPS6322758B2 JP S6322758 B2 JPS6322758 B2 JP S6322758B2 JP 19460782 A JP19460782 A JP 19460782A JP 19460782 A JP19460782 A JP 19460782A JP S6322758 B2 JPS6322758 B2 JP S6322758B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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Description
【発明の詳細な説明】
本発明は伝送エラーに強い画像符号化方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an image encoding system that is resistant to transmission errors.
画像信号符号化の代表的な方式に予測符号化方
式がある。この方式は、符号化済みの画素値から
算出した予測値を現信号から減算し、得られた予
測誤差信号を量子化して、その量子化出力を符号
化している。 A predictive coding method is a typical method of image signal coding. In this method, a predicted value calculated from encoded pixel values is subtracted from the current signal, the resulting prediction error signal is quantized, and the quantized output is encoded.
通常、量子化出力には出力値の発生頻度に偏り
があるため、この性質を利用して、頻繁に発生す
る出力値には短かい符号を割当て、時々しか発生
しない出力値には長い符号を割当てることにより
平均符号語長を短かくして符号化効率を上げてい
る。ただし、情報発生が不均一となるため、可変
長符号化出力を一旦速度平滑用のバツフアメモリ
に記憶し、記憶したデータを一定の速さで読み出
してデイジタル伝送路に送出している。 Normally, quantized output has a bias in the frequency of occurrence of output values, so by taking advantage of this property, short codes are assigned to output values that occur frequently, and long codes are assigned to output values that occur only occasionally. The allocation reduces the average codeword length and improves coding efficiency. However, since information generation is nonuniform, the variable-length encoded output is temporarily stored in a buffer memory for speed smoothing, and the stored data is read out at a constant speed and sent to a digital transmission path.
しかしながら、デイジタル伝送路においてエラ
ーが生じると、予測符号化では復号画像に大きな
劣化を生じる。即ち、伝送エラーを含むデータが
受信側において復号される時は、送信側で送出し
た符号とは異なつた符号に見なされる。この場
合、可変長符号を用いているため、長さの異なる
他の符号に見なされて復号されることがあり、以
後のワード同期が乱れてしまうことになる。 However, when an error occurs in a digital transmission path, predictive coding causes significant deterioration in decoded images. That is, when data containing a transmission error is decoded on the receiving side, it is treated as a different code from the code sent on the transmitting side. In this case, since a variable length code is used, the code may be interpreted as another code of a different length and decoded, and subsequent word synchronization will be disrupted.
このエラーの影響をある時点で消去することを
目的として画像のラインの先頭において同期パタ
ンを伝送する方法がある。この同期パタンは他の
時点では発生し得ない符号を割当てる。受信側に
おいては、この同期パタンを検出することによ
り、以後のワード同期が復帰する。 In order to eliminate the effects of this error at a certain point, there is a method of transmitting a synchronization pattern at the beginning of an image line. This synchronization pattern assigns a code that cannot occur at any other time. On the receiving side, subsequent word synchronization is restored by detecting this synchronization pattern.
しかし、伝送路エラーの影響で他の符号が前記
の同期パタンと一致してしまつた場合、受信側に
おいてはこれを復号した時点をラインの先頭と見
なして、以後の復号を行うため受信側の速度平滑
用バツフアメモリの動作が、送信側の速度平滑用
バツフアメモリの動作と整合がとれなくなる。こ
の結果、受信側速度平滑用バツフアメモリにおい
て、入力される情報がバツフアメモリの記憶容量
以上になつて溢れてしまつたり（オーバフローと
称す）、あるいはバツフアメモリが空になつたり
（アンダフローと称す）することがあり、画像が
正しく再現できなくなる。 However, if another code coincides with the above-mentioned synchronization pattern due to a transmission path error, the receiving side regards the point at which it is decoded as the beginning of the line and performs subsequent decoding. The operation of the speed smoothing buffer memory becomes inconsistent with the operation of the speed smoothing buffer memory on the transmitting side. As a result, the input information may exceed the storage capacity of the buffer memory on the receiving side and overflow (referred to as overflow), or the buffer memory may become empty (referred to as underflow). , and the image cannot be reproduced correctly.
このような不都合を除去するため、従来のこの
種の方式では以下に示すような方式をとつてい
る。すなわち、前述した同期パタンの次に１ライ
ン当りのサンプル数を表わす情報を挿入して伝送
し、受信側において、検出したサンプル数情報
と、実際に復号したサンプル数が異なつていた場
合は、エラーの影響と見なして、以後の復号を一
時停止し、次の同期パタンまでのデータを無視す
る。 In order to eliminate such inconveniences, conventional methods of this type employ the following methods. That is, if information representing the number of samples per line is inserted next to the synchronization pattern described above and transmitted, and if the number of samples detected on the receiving side differs from the number of samples actually decoded, Assuming this is an error, subsequent decoding is suspended and data up to the next synchronization pattern is ignored.
第１図は従来のフレーム構成の一実施例であ
る。同期パタンは“100000000001”の12ビツトで
表わし、１ライン当りのサンプル数は３ビツトで
表わしている。これらの間の“１”は装置構成を
簡単にするため、４ビツト単位で処理できるよう
にしたものである。 FIG. 1 shows an example of a conventional frame structure. The synchronization pattern is represented by 12 bits of "100000000001", and the number of samples per line is represented by 3 bits. The "1" between these is designed to allow processing in units of 4 bits in order to simplify the device configuration.
いま、サンプル数情報として“101”すなわち
583サンプル／ラインが復号され、一方実際に復
号したサンプル数は580個だつたとする。この時
はエラーがあつたと見なして、復号を一亘停止
し、次の同期パタンが見つかるまでのデータを無
視してしまう。 Now, the sample number information is “101”, i.e.
Suppose that 583 samples/line were decoded, while the actual number of decoded samples was 580. In this case, it is assumed that an error has occurred, the decoding is temporarily stopped, and the data until the next synchronization pattern is found is ignored.
このような復号したサンプル数情報と実際に復
号したサンプル数との違いは、次のような場合に
生じる。 Such a difference between the number of decoded samples information and the number of actually decoded samples occurs in the following cases.
サンプル数情報を表わすデータ自身にエラー
が発生
画像データにエラーが発生したため、にせの
同期パタンが発生
同期パタン以前のデータにエラーが発生した
ためワード同期が乱れ復号サンプル数が狂つた
，の場合は同期パタン以前にエラーが発生
したものでワード同期も乱れているが、の場合
はワード同期は正しい状態にある。 An error occurred in the data representing sample number information. An error occurred in the image data, resulting in a false synchronization pattern. An error occurred in the data before the synchronization pattern, causing word synchronization to be disrupted and the number of decoded samples to be out of order. An error occurred before the pattern, and word synchronization is also disrupted, but in the case of , word synchronization is correct.
このように従来方式では、ワード同期が乱れて
いないの場合においても１ライン分のデータを
無視してしまうため、必要以上に再現画像が劣化
する欠点があつた。 As described above, in the conventional method, data for one line is ignored even when word synchronization is not disturbed, so the reproduced image deteriorates more than necessary.
本発明はこのような欠点を除去するため、サン
プル数情報を表わすデータの符号割当てに工夫を
することによりエラーの影響を改善し、エラーに
よる画品質の劣化を軽減した符号化方式を提供す
るものである。 In order to eliminate such drawbacks, the present invention provides an encoding method that improves the influence of errors by devising code assignments for data representing sample number information and reduces deterioration of image quality due to errors. It is.
以下、図面を参照して本発明について詳細に説
明する。 Hereinafter, the present invention will be explained in detail with reference to the drawings.
第２図は本発明の実施例であつて、１は画像入
力端子、２はＡ／Ｄ変換回路、３は予測符号化回
路、４は可変長符号化回路、５は水平同期検出回
路、６はクロツク発生回路、７，２３はカウン
タ、８は多重化回路、９，１５はバツフアメモ
リ、１０，１４はデイジタルインタフエース、１
１はデータ出力端子、１２はデイジタル伝送路、
１３はデータ入力端子、１６は同期パタン検出回
路、１７はサンプル数情報検出回路、１８は可変
長復号化回路、１９は予測復号化回路、２０は
Ｄ／Ａ変換回路、２１は画像出力端子、２２はク
ロツク再生回路、２４はバツフア読出し制御回路
である。 FIG. 2 shows an embodiment of the present invention, in which 1 is an image input terminal, 2 is an A/D conversion circuit, 3 is a predictive coding circuit, 4 is a variable length coding circuit, 5 is a horizontal synchronization detection circuit, and 6 1 is a clock generation circuit, 7 and 23 are counters, 8 is a multiplexing circuit, 9 and 15 are buffer memories, 10 and 14 are digital interfaces, 1
1 is a data output terminal, 12 is a digital transmission line,
13 is a data input terminal, 16 is a synchronization pattern detection circuit, 17 is a sample number information detection circuit, 18 is a variable length decoding circuit, 19 is a predictive decoding circuit, 20 is a D/A conversion circuit, 21 is an image output terminal, 22 is a clock regeneration circuit, and 24 is a buffer readout control circuit.
画像入力端子１より入力される信号はＡ／Ｄ変
換回路２においてアナログ信号からのデイジタル
信号に変換された後、予測符号化回路３におい
て、所定の予測符号化処理が施され、更に可変長
符号化回路４において、長さの異なる符号を割当
てられる。 The signal input from the image input terminal 1 is converted from an analog signal to a digital signal in the A/D conversion circuit 2, and then subjected to predetermined predictive encoding processing in the predictive encoding circuit 3, and then converted into a variable length code. In the encoding circuit 4, codes of different lengths are assigned.
水平同期検出回路５は入力された画像信号の水
平同期信号を検出し、その開始時点において水平
同期パタン“100000000001”を発生し、多重化回
路８に供給する。また、カウンタ７にリセツト用
信号を供給する。 The horizontal synchronization detection circuit 5 detects the horizontal synchronization signal of the input image signal, generates a horizontal synchronization pattern "100000000001" at the starting point, and supplies it to the multiplexing circuit 8. It also supplies a reset signal to the counter 7.
クロツク発生回路６はサンプリングクロツクを
発生し、符号化のために必要な回路にそれぞれ供
給する。カウンタ７はこのサンプリングクロツク
を１ライン期間カウントし、１ライン当りのサン
プル数を表わすサンプル数情報を多重化回路８に
供給し、水平同期検出回路５から供給されるリセ
ツト用信号によりカウンタ出力をリセツトする。 A clock generation circuit 6 generates a sampling clock and supplies it to each circuit required for encoding. The counter 7 counts this sampling clock for one line period, supplies sample number information representing the number of samples per line to the multiplexing circuit 8, and controls the counter output by the reset signal supplied from the horizontal synchronization detection circuit 5. Reset.
多重化回路８は１ライン毎にフレームを構成し
て可変長符号化回路４、水平同期検出回路５、及
びカウンタ７の出力を多重化する。この場合のフ
レーム構成の実施例を第３図に示す。同期パタン
は12ビツトで表わし、サンプル数情報は４ビツト
で表わす。この４ビツトの内の１ビツトにエラー
が発生した場合、他のサンプル数情報として解読
されないように符号を割当てる。 The multiplexing circuit 8 configures a frame for each line and multiplexes the outputs of the variable length encoding circuit 4, the horizontal synchronization detection circuit 5, and the counter 7. An example of the frame structure in this case is shown in FIG. The synchronization pattern is represented by 12 bits, and the sample number information is represented by 4 bits. If an error occurs in one of these four bits, a code is assigned so that it will not be interpreted as other sample number information.
多重化回路８の出力はバツフアメモリ９におい
て速度平滑された後、デイジタルインタフエース
１０において伝送路上の信号形式に変換され、デ
ータ出力端子１１を介してデイジタル伝送路１２
に出力される。 The output of the multiplexing circuit 8 is speed-smoothed in a buffer memory 9, then converted into a signal format on a transmission path in a digital interface 10, and sent to a digital transmission path 12 via a data output terminal 11.
is output to.
受信側において、データ入力端子１３を介して
受信されたデータはデイジタルインタフエース１
４において終端された後、バツフアメモリ１５及
びクロツク再生回路２２に供給される。バツフア
メモリ１５において一旦記憶されたデータは同期
パタン検出回路１６、サンプル数情報検出回路１
７および可変長復号化回路１８により読出し速度
を制御される。読出されたデータは同期パタン検
出回路１６により同期パタンが検出・分岐され、
その他のデータは通過してサンプル数情報検出回
路１７に供給される。 On the receiving side, the data received via the data input terminal 13 is transferred to the digital interface 1.
After being terminated at 4, the signal is supplied to buffer memory 15 and clock recovery circuit 22. The data once stored in the buffer memory 15 is transferred to the synchronization pattern detection circuit 16 and the sample number information detection circuit 1.
7 and a variable length decoding circuit 18 control the read speed. A synchronization pattern of the read data is detected and branched by the synchronization pattern detection circuit 16, and
Other data passes through and is supplied to the sample number information detection circuit 17.
サンプル数情報検出回路１７は第３図に示した
ように同期パタン12ビツトに続く４ビツトを検出
してこれを分岐し、その他の可変長符号を可変長
復号化回路１８に供給する。 As shown in FIG. 3, the sample number information detection circuit 17 detects the 4 bits following the 12 bits of the synchronization pattern, branches this, and supplies the other variable length codes to the variable length decoding circuit 18.
可変長復号化回路１８で復号化されたデータは
予測復号化回路１９において所定の復号処理が施
された後、Ｄ／Ａ変換回路２０によりアナログ信
号に変換されて画像出力端子２１に出力される。 The data decoded by the variable length decoding circuit 18 is subjected to predetermined decoding processing in the predictive decoding circuit 19, and then converted to an analog signal by the D/A conversion circuit 20 and output to the image output terminal 21. .
一方、クロツク再生回路２２は、デイジタルイ
ンタフエース１４の出力を受けてサンプリングク
ロツクを再生し、カウンタ２３及び復号化に必要
な各回路に供給する。 On the other hand, the clock reproducing circuit 22 receives the output of the digital interface 14, regenerates the sampling clock, and supplies it to the counter 23 and each circuit necessary for decoding.
カウンタ２３はクロツク再生回路２２の出力を
受けて、これを１ライン期間カウントし、その結
果をバツフア読出し制御回路２４に供給した後、
同期パタン検出回路１６の出力によりリセツトさ
れる。 The counter 23 receives the output of the clock regeneration circuit 22, counts it for one line period, and supplies the result to the buffer readout control circuit 24.
It is reset by the output of the synchronization pattern detection circuit 16.
本発明の特徴であるバツフア読出し制御回路２
４はサンプル数情報検出回路１７の出力とカウン
タ２３の出力を比較し、両者が一致した場合は正
常に復号し、不一致の場合には可変長復号化回路
１８からのバツフアメモリ読出し制御を禁止し、
同期パタン検出回路１６を制御して次の同期パタ
ンを解読させる。又、可変長復号化回路１８を制
御して、次の同期パタンが見つかるまでの間復号
を停止する。また、サンプル数情報検出回路１７
の出力がエラーのため第３図に示したパタンとは
異つたあり得ないパタンあるいは“1111”を表わ
している時は、上述したバツフアメモリ１５、同
期パタン検出回路１６および可変長復号化回路１
８の制御は禁止する。 Buffer readout control circuit 2 which is a feature of the present invention
4 compares the output of the sample number information detection circuit 17 and the output of the counter 23, and if they match, the decoding is performed normally; if they do not match, the buffer memory read control from the variable length decoding circuit 18 is prohibited;
The synchronization pattern detection circuit 16 is controlled to decode the next synchronization pattern. It also controls the variable length decoding circuit 18 to stop decoding until the next synchronization pattern is found. In addition, the sample number information detection circuit 17
When the output of 1 is an error and represents an impossible pattern different from the pattern shown in FIG.
8 control is prohibited.
なお、以上の実施例の説明においては、同期パ
タン検出回路１６、サンプル数情報検出回路１
７、および可変長復号化回路１８を直列的に並べ
て構成する方法について述べたが、これらを並列
的に並べて構成して実施し得ることは明らかであ
る。 In addition, in the description of the above embodiment, the synchronization pattern detection circuit 16, the sample number information detection circuit 1
Although the method of arranging and configuring variable length decoding circuits 7 and 18 in series has been described, it is clear that they can be configured and implemented in parallel.
以上説明したように、本発明はサンプル数情報
に対する符号割当てをこの情報内の１ビツトエラ
ーが検出できるように行い、この部分でエラーが
検出された場合、バツフアメモリ読出し制御を禁
止するように構成したので、伝送エラーによる画
品質劣化を軽減できる利点がある。 As explained above, the present invention assigns a code to sample number information in such a way that a 1-bit error in this information can be detected, and when an error is detected in this part, buffer memory read control is prohibited. This has the advantage of reducing image quality deterioration due to transmission errors.
第１図は従来のフレーム構成の一例、第２図は
本発明の実施例、第３図は本発明におけるフレー
ム構成の一例である。
１……画像入力端子、２……Ａ／Ｄ変換回路、
３……予測符号化回路、４……可変長符号化回
路、５……水平同期検出回路、６……クロツク発
生回路、７，２３……カウンタ、８……多重化回
路、９，１５……バツフアメモリ、１０，１４…
…デイジタルインタフエース、１１……データ出
力端子、１２……デイジタル伝送路、１３……デ
ータ入力端子、１６……同期パタン検出回路、１
７……サンプル数情報検出回路、１８……可変長
復号化回路、１９……予測復号化回路、２０……
Ｄ／Ａ変換回路、２１……画像出力端子、２２…
…クロツク再生回路、２４……バツフア読出し制
御回路。
FIG. 1 shows an example of a conventional frame structure, FIG. 2 shows an embodiment of the present invention, and FIG. 3 shows an example of a frame structure according to the present invention. 1... Image input terminal, 2... A/D conversion circuit,
3... Predictive coding circuit, 4... Variable length coding circuit, 5... Horizontal synchronization detection circuit, 6... Clock generation circuit, 7, 23... Counter, 8... Multiplexing circuit, 9, 15... ...Buffer memory, 10, 14...
...Digital interface, 11...Data output terminal, 12...Digital transmission line, 13...Data input terminal, 16...Synchronization pattern detection circuit, 1
7... Sample number information detection circuit, 18... Variable length decoding circuit, 19... Predictive decoding circuit, 20...
D/A conversion circuit, 21... image output terminal, 22...
...Clock regeneration circuit, 24...Buffer readout control circuit.
Claims (1)
づいて符号化する符号化回路、この符号化出力に
対して可変長符号を割当てる可変長符号化回路、
入力画像信号における水平同期信号を検出し、映
像ラインの先頭を表わす同期パタン信号を発生す
る水平同期検出回路、１ライン当りのサンプル数
をカウントして、サンプル数情報を出力するカウ
ンタ、当該カウンタ、前記水平同期検出回路、及
び前記符号化回路の出力を時分割多重する多重化
回路、当該多重化回路の出力を速度平滑して一定
の速度で送出するバツフアメモリを含み、 受信側が、 受信したデータを一時記憶し、記憶した受信デ
ータを復号化速度に応じて読出すバツフアメモ
リ、当該バツフアメモリから出力された受信デー
タ中の同期パタンを検出する同期パタン検出回
路、前記受信データ中のサンプル数情報を検出す
るサンプル数情報検出回路、前記受信データ中の
可変長符号を復号化する可変長復号化回路、当該
可変長復号化回路の出力を受けて所定の復号化ア
ルゴリズムに基づいて画像を再現する復号化回
路、受信側で再生された標本化クロツクを用いて
１ライン当りのサンプル数をカウントするカウン
タ、当該カウンタ出力と前記サンプル数情報検出
回路との出力とを比較し、両者が一致しない時バ
ツフアメモリの読出しを制御するバツフア読出し
制御回路を含む画像符号化装置において、 前記サンプル数情報に対する符号割当てをこの
情報内の１ビツトエラーが検出できるように行
い、この部分でエラーが検出された場合、前記バ
ツフア読出し制御回路からのバツフアメモリ読出
し制御を禁止することを特徴とする画像符号化方
式。[Claims] 1. The transmitting side includes: an encoding circuit that encodes an input image signal based on a predetermined encoding algorithm; a variable length encoding circuit that assigns a variable length code to the encoded output;
a horizontal synchronization detection circuit that detects a horizontal synchronization signal in an input image signal and generates a synchronization pattern signal representing the beginning of a video line; a counter that counts the number of samples per line and outputs sample number information; It includes a multiplexing circuit that time-division multiplexes the outputs of the horizontal synchronization detection circuit and the encoding circuit, and a buffer memory that speed-smoothes the output of the multiplexing circuit and sends it out at a constant speed, so that the receiving side can process the received data. A buffer memory that temporarily stores and reads out the stored received data according to a decoding speed, a synchronization pattern detection circuit that detects a synchronization pattern in the received data output from the buffer memory, and a synchronization pattern detection circuit that detects sample number information in the received data. a sample number information detection circuit, a variable length decoding circuit that decodes the variable length code in the received data, and a decoding circuit that receives the output of the variable length decoding circuit and reproduces an image based on a predetermined decoding algorithm. , a counter that counts the number of samples per line using the sampling clock reproduced on the receiving side, a counter that compares the output of the counter with the output of the sample number information detection circuit, and reads the buffer memory when the two do not match. In an image encoding device including a buffer readout control circuit that controls the buffer readout control circuit, code assignment to the sample number information is performed such that a 1-bit error in this information can be detected, and when an error is detected in this part, the buffer readout control circuit An image encoding method characterized by prohibiting buffer memory read control from a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19460782A JPS5985194A (en) | 1982-11-08 | 1982-11-08 | Picture encoding system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19460782A JPS5985194A (en) | 1982-11-08 | 1982-11-08 | Picture encoding system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985194A JPS5985194A (en) | 1984-05-17 |
| JPS6322758B2 true JPS6322758B2 (en) | 1988-05-13 |
Family
ID=16327352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19460782A Granted JPS5985194A (en) | 1982-11-08 | 1982-11-08 | Picture encoding system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985194A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122184A1 (en) * | 2018-12-14 | 2020-06-18 | 株式会社リクルート | Sequence management system, sequence management device, and program |
Families Citing this family (1)
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|---|---|---|---|---|
| FR2617657A1 (en) * | 1987-07-03 | 1989-01-06 | Trt Telecom Radio Electr | SYSTEM FOR TRANSMITTING SERIES OF DIGITAL SAMPLES CODED BY BINARY WORDS WITH VARIABLE LENGTHS |
-
1982
- 1982-11-08 JP JP19460782A patent/JPS5985194A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122184A1 (en) * | 2018-12-14 | 2020-06-18 | 株式会社リクルート | Sequence management system, sequence management device, and program |
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