JPS63227183A - Video signal processing circuit - Google Patents

Abstract

PURPOSE:To prevent the deterioration of the picture quality of a reproduced image by a simple constitution, even in case when a video signal of a large jitter has been inputted, by storing temporarily a prefetch line ID signal in a memory circuit and using it. CONSTITUTION:At the time of reading out video information from each field memory circuit, a line ID signal of a reference signal SREF is detected by a line ID generating circuit 77. Based on this signal, a line ID signal of a head line of video information to be written in the next time to each field memory circuit is generated, and stored in latching circuits 70-75, respectively. Also, at the time of bringing an input video signal to a re-interleave processing, a write subcarrier signal SWSC is generated, based on a prefetch head line ID signal SWTOEA and SWTNIA of the video information of this video signal stored in the circuits 70-75. In such a way, even in case the field memory circuit which is selected for write is varied greatly, the prefetch head line signal can be obtained surely.

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第７図〜第１４図） Ｄ発明が解決しようとする問題点（第７図〜第１４図） Ｅ問題点を解決するための手段（第１図及び第２図） Ｆ作用（第１図及び第２図） Ｇ実施例（第１図〜第６図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はビデオ信号処理回路に関し、例えばフレームシ
ンクロナイザ等に適用して好適なものである。A: Industrial field of application B: Outline of the invention C: Prior art (Figs. 7 to 14) D: Problems to be solved by the invention (Figs. 7 to 14) E: Means for solving the problems (FIGS. 1 and 2) F Effect (FIGS. 1 and 2) G Embodiment (FIGS. 1 to 6) H Effect of the Invention A Industrial Application Field The present invention relates to a video signal processing circuit. , it is suitable for application to, for example, a frame synchronizer.

Ｂ発明の概要 本発明はビデオ信号処理回路において、予め基単信号に
基づいて求められた先取したラインＩＤ信号によって再
インターリーブ処理した入力ビデオ信号の位相を制御す
ることにより、簡易な構成で、入力ビデオ信号の時間軸
変動が大きくなっても、再生映像の画質の劣化を未然に
防止することができる。B. Summary of the Invention The present invention provides a video signal processing circuit with a simple configuration, by controlling the phase of an input video signal that has been re-interleaved using a prefetched line ID signal determined in advance based on a basic signal. Even if the time axis fluctuation of the video signal becomes large, deterioration in the image quality of the reproduced video can be prevented.

Ｃ従来の技術 従来、この種のフレームシンクロナイザにおいては、基
準信号に同期化したビデオ信号を得るために、ビデオテ
ープレコーダ（ＶＴＲ）等の時間軸補正装置と同様の構
成が用いられている。C. Prior Art Conventionally, in this type of frame synchronizer, a configuration similar to that of a time axis correction device such as a video tape recorder (VTR) has been used in order to obtain a video signal synchronized with a reference signal.

すなわち第７図に示すように、■は全体としてＶＴＲの
時間軸補正装置を示し、基準信号Ｓ□。That is, as shown in FIG. 7, ■ indicates the time axis correction device of the VTR as a whole, and the reference signal S□.

に非同期でジッタを含んでなる入力ビデオ信号ＳＶｌを
ヘテロゲインクロマ信号処理回路２を介してアナログデ
ィジタル変換回路３に与えると共に、書込信号発生回路
４に与える。An input video signal SVl containing jitter asynchronously is applied to an analog-to-digital conversion circuit 3 via a hetero gain chroma signal processing circuit 2 and also to a write signal generation circuit 4.

書込信号発生回路４は、入力ビデオ信号ＳＶＩの同期信
号にロックした書込クロック信号ｓ　ｗｃ＋ｃを作成し
てアナログディジタル変換回路３及びメモリ回路５に出
力すると共に書込アドレス情報ＡＤｗを作成してメモリ
回路５に出力することにより、アナログディジタル変換
回路３を介して、入力ビデオ信号ＳＶＩの同期信号にロ
ックしたタイミングで人力ビデオ信号ＳＶ［のビデオ情
報Ｖ　ＤＡＴＡをメモリ回路５に順次循環的に格納する
。The write signal generation circuit 4 creates a write clock signal swc+c locked to the synchronization signal of the input video signal SVI and outputs it to the analog-to-digital conversion circuit 3 and the memory circuit 5, and also creates write address information ADw. By outputting it to the memory circuit 5, the video information VDATA of the human-powered video signal SV[ is sequentially and cyclically stored in the memory circuit 5 via the analog-to-digital conversion circuit 3 at a timing locked to the synchronization signal of the input video signal SVI. do.

これに対して続出信号発生回路６は、基準信号Ｓ　ＲＥ
Ｆを受け、当該基準信号Ｓ　ＩＩＥＦの同期信号にロッ
クした続出クロック信号Ｓ　ＩＩｃＫをメモリ回路５及
びディジタルアナログ変換回路７に出力すると共に続出
アドレス情ｆＷＡＤえをメモリ回路５に出力することに
より、メモリ回路５から基準信号Ｓ□ｒの同期信号にロ
ックしたタイミングでビデオ情ｆｌＶｏａｔＡを順次読
み出した後、アナログ信号に変換してビデオ信号ＳｖＬ
を得るようになされている。On the other hand, the successive signal generation circuit 6 generates the reference signal S RE
In response to F, the successive clock signal SIIcK locked to the synchronization signal of the reference signal SIIEF is outputted to the memory circuit 5 and the digital-to-analog conversion circuit 7, and the successive address information fWAD is outputted to the memory circuit 5. After sequentially reading out the video information flVoatA from the circuit 5 at the timing locked to the synchronization signal of the reference signal S□r, the video information flVoatA is converted into an analog signal and the video signal SvL
It is made to obtain.

従って入力ビデオ信号ＳＶＩの同期信号にロックしたタ
イミングで入力ビデオ信号ＳＶＩのビデオ情報ＶＤＡＴ
Ａをメモリ回路５に古き込むと共に、基準信号Ｓ１．の
同期信号にロックしたタイミングで読み出すことにより
、ジッタを含んだ入力ビデオ信号ＳＶＩを基準信号Ｓ　
ＲＥＦの同期信号にロックすることができ、かくして選
択回路９を介して基準信号Ｓ□７の同期信号に同期化し
た出力ビデオ信号ＳＶＯを得ることができる。Therefore, the video information VDAT of the input video signal SVI is synchronized with the synchronization signal of the input video signal SVI.
A is stored in the memory circuit 5, and the reference signal S1.A is stored in the memory circuit 5. By reading out the input video signal SVI containing jitter at a timing locked to the synchronization signal of the reference signal S
The output video signal SVO can be locked to the synchronization signal of the reference signal S□7 through the selection circuit 9.

ところがＶＴＲから出力されるビデオ信号においては、
ＡＰＣ回路によって位相ロックされているので、クロマ
信号はジッタが含まれないことになる。However, in the video signal output from a VTR,
Since it is phase locked by the APC circuit, the chroma signal will not contain jitter.

従ってＶＴＲから出力された入力ビデオ信号ＳＶ！を、
直接ディジタル変換して時間軸変動を補正すると、輝度
信号のジッタが補正された分だけクロマ信号にジッタが
生じる結果になる。Therefore, the input video signal SV output from the VTR! of,
If the time axis fluctuation is corrected by direct digital conversion, jitter will be generated in the chroma signal to the extent that the jitter in the luminance signal is corrected.

このため時間軸補正装置１においては、ヘテロゲインク
ロマ信号処理回路２を用いて、ヘテロゲイン処理及び再
インターリーブ処理することにより、輝度信号のジッタ
と一致するようなジッタをクロマ信号に生じさせた後、
ビデオ情報ＶＤＡＴＡに変換し、ディジタルアナログ変
換回路７を介して得られるビデオ信号ＳＶＬのクロマ信
号にジッタが生じないようになされている。For this reason, in the time axis correction device 1, the hetero gain chroma signal processing circuit 2 is used to perform hetero gain processing and re-interleaving processing to generate jitter in the chroma signal that matches the jitter of the luminance signal, and then
This is done so that jitter does not occur in the chroma signal of the video signal SVL that is converted into video information VDATA and obtained via the digital-to-analog conversion circuit 7.

すなわち第８図に示すように、ヘテロダインクロマ信号
処理回路２は、１つの位相比較回路１０に対して２つの
キャリア信号発生回路１１及び１２を具えたＰＬＬ回路
構成でなり、入力ビデオ信号ＳＶＩをローパスフィルタ
回路１３及びバンドパスフィルタ回路１４に受けて輝度
信号ＳＹ及びクロマ信号ＳＣＩに分離する。That is, as shown in FIG. 8, the heterodyne chroma signal processing circuit 2 has a PLL circuit configuration including one phase comparison circuit 10 and two carrier signal generation circuits 11 and 12, and input video signal SVI is low-passed. The signal is received by a filter circuit 13 and a bandpass filter circuit 14 and separated into a luminance signal SY and a chroma signal SCI.

乗算回路１５は、第９図に示すように、クロマ信号ＳＣ
Ｉ及びキャリア信号発生回路１２から出力される変換キ
ャリア信号５ＳＣＩ　とを乗算してバンドパスフィルタ
回路１６を介して出力することにより、クロマ信号Ｓｅ
ｔを所定の周波数帯域のクロマ信号Ｓ０１に周波数変換
するヘテロダイン処理を行う。As shown in FIG. 9, the multiplication circuit 15 receives the chroma signal SC.
The chroma signal Se
Heterodyne processing is performed to convert the frequency of t into a chroma signal S01 in a predetermined frequency band.

さらに第１０図に示すように乗算回路１７は、バンドパ
スフィルタ回路１６を介して得られたクロマ信号ＳＣＩ
及びキャリア信号発生回路１１から出力される変換キャ
リア信号Ｓ５，２とを乗算してバンドパスフィルタ回路
１８を介して出力することにより、入力ビデオ信号ＳＶ
■のクロマ信号ＳＣ■の周波数帯域に戻されたクロマ信
号ＳＣＯを加算回路１９及び位相比較回路１０に出力す
る。Furthermore, as shown in FIG.
The input video signal SV is
The chroma signal SCO returned to the frequency band of the chroma signal SC (2) is outputted to the adder circuit 19 and the phase comparator circuit 10.

位相比較回路１０は、書込サブキャリア発生回路２０　
（第７図）を介して得られる書込クロック信号Ｓｗｅｘ
　　（すなわち輝度信号ＳＹのジッタ成分を含んでなる
）に同期した書込サブキャリア信号ｓ　ｗｓｃと、バン
ドパスフィルタ回路１８を介して得られるクロマ信号Ｓ
ＣＯとの位相比較出力信号ＳＥを電圧制御発振回路２１
に出力する。The phase comparison circuit 10 is a write subcarrier generation circuit 20
Write clock signal Swex obtained via (FIG. 7)
A write subcarrier signal swsc synchronized with the luminance signal SY (that is, it includes a jitter component of the luminance signal SY) and a chroma signal S obtained via the bandpass filter circuit 18.
The voltage controlled oscillation circuit 21 outputs the phase comparison output signal SE with CO.
Output to.

キャリア信号発生回路１１及び１２は、それぞれ電圧制
御発振回路２１の出力信号及び書込サブキャリア信号Ｓ
Ｗ３゜とに基づいて、変換キャリア信号ＳＳＣ＋及びＳ
５，２を出力する。Carrier signal generation circuits 11 and 12 generate the output signal of voltage controlled oscillation circuit 21 and write subcarrier signal S, respectively.
Based on W3°, converted carrier signals SSC+ and S
Outputs 5,2.

カ＜シてバンドパスフィルタ回路１８を介して、再イン
ターリーブ処理されることにより、輝度信号ＳＹのジッ
タ成分を含んでなる書込サブキャリア信号ＳＷＣに位相
がロックしたクロマ信号ＳＣＯが得られ、加算回路１９
を介して輝度信号ＳＹと加算した後、ビデオ情報ＶＯａ
ア、に変換して同期化することにより、クロマ信号のジ
ッタの発生を未然に防止したビデオ信号ＳＶＬを得るこ
とができる。By performing re-interleaving processing via the bandpass filter circuit 18, a chroma signal SCO whose phase is locked to the write subcarrier signal SWC including the jitter component of the luminance signal SY is obtained, and the chroma signal SCO is added. circuit 19
After adding the video information VOa with the luminance signal SY via
By converting into A and synchronizing it, it is possible to obtain a video signal SVL in which jitter in the chroma signal is prevented from occurring.

さらに時間軸補正装置１は、先取ラインＩＤ発生回路２
２及び信号分離回路２３を備え、基準信号Ｓ　ＲＥＦの
バースト信号の位相に、出力ビデオ（Ｓ号Ｓ■０の位相
がロックするようになされている。Further, the time axis correction device 1 includes a preemption line ID generation circuit 2.
2 and a signal separation circuit 23, and the phase of the output video (S number S20) is locked to the phase of the burst signal of the reference signal S REF.

すなわちコンポジットビデオ信号においては、水平同期
信号に対するバースト信号の相対位相が、標準テレビジ
ョン方式によって決まる関係で順次変化するので、時間
軸補正装置１においては、出力ビデオ信号ＳＶＯの水平
同期信号に対するバースト信号の相対位相を、基準同期
信号Ｓ　Ｒ１！Ｆに同期化する必要がある。That is, in a composite video signal, the relative phase of the burst signal with respect to the horizontal synchronization signal changes sequentially in a relationship determined by the standard television system. The relative phase of the reference synchronization signal S R1! It is necessary to synchronize with F.

すなわち、ＰＡＬ方弐の標準ビデオ信号の場合、第１１
図に示すように、水平同期信号Ｈ５ｙＮｃに対するバー
スト信号ＳＩＯ及びＳ□の位相関係がラインごとに反転
すると共に、サブキャリアの位相が９０°ずつシフトし
、その結果水平同期信号Ｈ５ＹＨＣの終了後、逆相の位
相関係をもってバースト信号Ｓ、が発生するライン（以
下偶数ラインと呼び符号ｒＥＪで表す）（第１１図（Ａ
））及び正相の位相関係をもってバースト信号Ｓ、。が
発生するライン（以下奇数ラインと呼び符号「０」で表
す）（第１１図（Ｂ））が交互に繰り返される。That is, in the case of the standard video signal of PAL, the 11th
As shown in the figure, the phase relationship of burst signals SIO and S□ with respect to horizontal synchronization signal H5yNc is reversed line by line, and the phase of the subcarrier is shifted by 90°. As a result, after the end of horizontal synchronization signal H5YHC, A line in which a burst signal S is generated with a phase relationship (hereinafter referred to as an even line and referred to as rEJ) (Fig. 11 (A)
)) and the burst signal S, with a positive phase relationship. The lines in which this occurs (hereinafter referred to as odd lines and indicated by the symbol "0") (FIG. 11(B)) are repeated alternately.

従って同期化回路１においては、基準同期信号５ＲＥＦ
　　（第１１図（Ｃ））の水平同期信号）（ｓｙｘｃに
対するバースト信号Ｓ、の位相関係と一敗しない入力ビ
デオ信号ＳＶＩが入力される場合が生じる。Therefore, in the synchronization circuit 1, the reference synchronization signal 5REF
(Horizontal synchronization signal in FIG. 11(C)) There may be cases where an input video signal SVI is input that is consistent with the phase relationship of the burst signal S with respect to syxc.

このため、ヘテロゲインクロマ信号処理回路２において
、基準信号Ｓ　、ｌ！ｙの位相関係と一致した書込サブ
キャリア信号５Ｗ３Ｃを用いて、当政書込サブキャリア
信号Ｓ。、ｅにクロマ信号の位相をロックさせることに
より、出力ビデオ信号Ｓ■０のクロマ信号の位相を基準
信号ｓ　ｓｔｙの位相関係に一致するようになされてい
る。Therefore, in the hetero gain chroma signal processing circuit 2, the reference signals S, l! Current write subcarrier signal S using write subcarrier signal 5W3C that matches the phase relationship of y. , e, the phase of the chroma signal of the output video signal S20 is made to match the phase relationship of the reference signal ssty.

このため時間軸補正装置１においては、基準駆動信号を
ＶＴＲに供給して、ＶＴＲをドラムサーボすること゛に
より、垂直同期がとれて所定量だけ位相の進んだ入力ビ
デオ信号ＳＶＩを入力するようにした上で、基準信号８
１Ｆの位相関係を検出して、書込サブキャリア信号５ｗ
５ｃを作成するようになされている。For this reason, the time axis correction device 1 supplies the reference drive signal to the VTR and performs drum servo on the VTR, thereby inputting the input video signal SVI which is vertically synchronized and whose phase is advanced by a predetermined amount. After that, the reference signal 8
Detecting the phase relationship of 1F and writing subcarrier signal 5w
5c.

すなわち第１２及び１３図に示すよう先取ラインＩＤ発
生回路３１及び書込サブキャリア発生回路２０は、基準
信号Ｓ＊ｔｒ　　（第１３図（Ａ））をラインＩＤ発生
回路３０に与え、基準信号Ｓ　ＲＥＦの奇数ライン又は
偶数ラインの判別信号（以下これをラインＮｌ信号と呼
ぶ）ＳＩＩＯ！（第１３図（Ｂ））を得ると共に、水平
同期信号に対するサブキャリアの位相シフトが０°及び
９０°の場合のライン（符号「Ｎ」を用いて表す）、又
は当該位相シフトが１８０°及び２７０°の場合のライ
ン（符号ｒｌＪを用いて表す）の判別信号（以下これを
ラインＮｌ信号と呼ぶ）ＳＭＮＩ（第１３図（Ｃ））を
出力する。That is, as shown in FIGS. 12 and 13, the preemption line ID generation circuit 31 and the write subcarrier generation circuit 20 provide the reference signal S*tr (FIG. 13(A)) to the line ID generation circuit 30, and the reference signal S REF odd line or even line discrimination signal (hereinafter referred to as line Nl signal) SIIO! (Fig. 13(B)), and the line (represented using the symbol "N") when the phase shift of the subcarrier with respect to the horizontal synchronization signal is 0° and 90°, or the line when the phase shift is 180° and A discrimination signal (hereinafter referred to as line Nl signal) SMNI (FIG. 13(C)) is output for the line (represented using the symbol rlJ) in the case of 270°.

ここで、偶数フィールド又は奇数フィールドをそれぞれ
符号ｒ　Ｅ　Ｊ又は「０」を用いて表し、この判別信号
をフィールドＯＥ信号Ｓえｒ。Ｅ（第１３図（Ｄ））と
定義し、ラインＯＥ信号ｓ　、ｌｏｔ及びラインＮｌ信
号Ｓい、をラインＩＤ信号と定義する。Here, an even field or an odd field is represented by a symbol rEJ or "0", respectively, and this discrimination signal is used as a field OE signal Ser. E (FIG. 13(D)), and line OE signals s, lot, and line Nl signal S are defined as line ID signals.

先頭ラインＩＤラッチ回路３１は、ラッチパルスＰＬの
タイミングで１フ、イールドの先頭ライン期間Ｔｌで示
すラインＯＥ信号Ｓ　ＲＴＯｌ及びラインＮｌ信号５Ｒ
ＴＮＩをラッチして書込用先頭ライン■Ｄ発生回路３２
に出力する。The first line ID latch circuit 31 outputs a line OE signal S RTOl and a line Nl signal 5R indicated by the first line period Tl of the yield at the timing of the latch pulse PL.
Latch TNI and write first line ■D generation circuit 32
Output to.

書込用先頭ラインＩＤ発生回路３２は、当該先頭ライン
のラインＯＥ信号ＳＲ？。、及びライ・ンＮｌ信号Ｓ　
ＩＩＴＮＩ　ｌこ基づいて、期間Ｔ２で示す１フイール
ド後の先頭ラインのラインＯＥ信号Ｓ。、。、（以下先
取先頭ラインＩＤ信号と呼ぶ）及びラインＮｌ信号ｓｗ
ｔＮ＋　（以下先取先頭ラインＮｌ信号と呼ぶ）を求め
て出力する。The write head line ID generation circuit 32 generates the line OE signal SR? of the head line concerned. . , and line Nl signal S
Based on IITNI, the line OE signal S of the first line after one field shown in period T2. ,. , (hereinafter referred to as pre-emption leading line ID signal) and line Nl signal sw
tN+ (hereinafter referred to as preemption leading line Nl signal) is determined and output.

因に、先頭ラインのラインＩＤ信号Ｓえ、。、及びライ
ンＮｌ信号５１１４Ｎ＋が決まれば、標準ビデオ信号の
規則性に基づいて、順次続く先取先頭ラインＩＤ信号Ｓ
、１．。２及び５ｗｔ５＋を求めることができる。Incidentally, the line ID signal S of the first line. , and the line Nl signal 5114N+ are determined, based on the regularity of the standard video signal, the preemptive leading line ID signal S
, 1. . 2 and 5wt5+ can be found.

カウンタ回路３３は、プリセット端子に先取先頭ライン
ＩＤ信号Ｓ、、、。え及びＳ。ＴＮＩをそれぞれ下位ビ
ット及び上位ビットのカウンタ回路に受ける２ビツトの
カウンタ回路を直列接続した４進力ウンタ回路で構成さ
れ、当該先取先頭ラインＩＤ信号Ｓ−□。、及び５ＷＴ
ＮＩを、入力ビデオ信号５ＶＩ（第１３図（Ｅ））の各
フィールドの先頭の時点ｔ１で立ち上がる書込フィール
ドクロック信号Ｓｗｒｗ　　（第１３図（Ｆ））の立上
りのタイミングでロードした後、■ラインごとに論理レ
ベルが立ち上がる書込ラインロック信号５ＷＬＫを当該
ロードした値からカウントすることにより、■ラインご
との先取ラインＩＤ信号５ｈｏｔ　　（第１３図（Ｇ）
）及びＳｌ、１８１（第１３図（Ｈ））をカウンタ回路
３４に出力する。The counter circuit 33 receives a preemptive leading line ID signal S, . . . at a preset terminal. E and S. The preemptive leading line ID signal S-□ is composed of a quaternary output counter circuit in which 2-bit counter circuits are connected in series, each receiving TNI in a lower bit counter circuit and an upper bit counter circuit. , and 5WT
After loading NI at the timing of the rising edge of the write field clock signal Swrw (FIG. 13(F)), which rises at time t1 at the beginning of each field of the input video signal 5VI (FIG. 13(E)), the ■ line By counting the write line lock signal 5WLK whose logic level rises every time from the loaded value, ■ Preemption line ID signal 5hot for each line (Figure 13 (G)
) and Sl, 181 (FIG. 13(H)) are output to the counter circuit 34.

カウンタ回路３４は、２ビツトのカウンタ回路を直列接
続した４進のカウンタ回路で構成され、反転増幅回路３
５を介して得られる書込ラインクロック信号５ＷＬＫの
タイミングで先取ラインＩＤ信号Ｓｗｏｉ及び先取ライ
ンＮｌ信号Ｓ、１□をそれぞれ下位ビット及び上位ビッ
トのカウンタ回路にロードした後、書込クロック信号Ｓ
、。を当該ロード値からカウントすることにより、先取
ラインＩＤ信号Ｓ１．ｌＯＥ及び先取ラインＮｌ信号５
ＷＮＩで決まる位相で立ち上がる書込クロック信号Ｓ　
ＷＣＫ（第１１図（Ｅ））の１／４分周出力信号Ｓ　ｗ
ｓ＋ｃ（第１１図（Ｄ））を出力する。The counter circuit 34 is composed of a quaternary counter circuit in which 2-bit counter circuits are connected in series, and the inverting amplifier circuit 3
After loading the pre-fetch line ID signal Swoi and the pre-fetch line Nl signals S, 1□ into the lower bit and upper bit counter circuits, respectively, at the timing of the write line clock signal 5WLK obtained via the write line clock signal 5WLK, the write clock signal S
,. By counting from the load value, the preemption line ID signal S1. lOE and preemption line Nl signal 5
Write clock signal S rising at a phase determined by WNI
1/4 frequency division output signal S w of WCK (Fig. 11 (E))
s+c (FIG. 11(D)) is output.

因に書込クロック信号Ｓい。の繰り返し周波数は、入力
ビデオ信号ＳＶ■のバースト信号の４倍の周波数に選定
されている。Incidentally, there is a write clock signal S. The repetition frequency is selected to be four times the frequency of the burst signal of the input video signal SV■.

かくしてローパスフィルタ回路３６を介して当該１／４
分周出力信号ｓ　ｗｓＫを出力することにより、１フイ
ールド後の基準信号Ｓ　ＲＥＦのラインＯＥ信号及びラ
インＮｌ信号（第１３図（Ｂ）及び（Ｃ））と一致する
位相関係で、かつ入力ビデオ信号Ｓ　Ｖ　Ｉにロックし
てジッタ成分を含んでなる書込サブキャリア信号５ｗ５
ｃ　　（第１１図（Ｆ））を得ることができる。Thus, through the low-pass filter circuit 36, the 1/4
By outputting the frequency-divided output signal swsK, it is possible to output the input video signal in a phase relationship that matches the line OE signal and line Nl signal (FIG. 13 (B) and (C)) of the reference signal S REF after one field. Write subcarrier signal 5w5 locking to signal SVI and including jitter component
c (Fig. 11(F)) can be obtained.

従ってヘテロダインクロマ信号処理回路２において、ク
ロマ信号ＳＣＩを当該書込サブキャリア信号５ｗ５ｃの
位相にロックすることにより、予め基準信号Ｓ　ＩＩＥ
Ｆの位相関係と一致したビデオ信号Ｓソイが得られ、当
該ビデオ信号５Ｖ１４をビデオ情報Ｖ　ＤＡＴＡに変換
した後、メモリ回路５及びディジタルアナログ変換回路
７を介して続出クロック信号５ＩＩＣＫ　　（第１１図
（Ｇ））のタイミンクで出力することにより、基準信号
Ｓ　ＩＩＥＦのバースト信号の位相に同期化したビデオ
信号ＳＶＬを得ることができる。Therefore, in the heterodyne chroma signal processing circuit 2, by locking the chroma signal SCI to the phase of the write subcarrier signal 5w5c, the reference signal S IIE
A video signal S that matches the phase relationship of F is obtained, and after converting the video signal 5V14 into video information VDATA, a successive clock signal 5IICK (Fig. 11 ( By outputting at the timing of G)), it is possible to obtain a video signal SVL synchronized with the phase of the burst signal of the reference signal SIIEF.

さらに同期化回路１は、基準信号Ｓ　ＲＥＦからバース
ト信号Ｓ、及び同期信号Ｓ　５ｖＮｃを分離する信号分
離回路２３を備え、選択回路９の接点を切り換えること
により、アナログ変（典したビデオ信号ＳｖＬのバース
ト信号を信号分離回路２３から出力されるバースト信号
Ｓｌｌと置換すると共に当該ビデオ信号ＳＶＬに同期信
号ｓ　５ｙｕｃを付加するようになされている。Furthermore, the synchronization circuit 1 includes a signal separation circuit 23 that separates the burst signal S and the synchronization signal S 5vNc from the reference signal S REF, and by switching the contacts of the selection circuit 9, the analog conversion The burst signal is replaced with the burst signal Sll output from the signal separation circuit 23, and a synchronizing signal s5yuc is added to the video signal SVL.

かくして、同期信号に加えてバースト信号の位相関係も
基準信号ＳＲ口に同１■化してジッタの発生を未然に防
止したビデオ信号ＳＶＯを得ることができる。In this way, it is possible to obtain a video signal SVO in which the phase relationship of the burst signal in addition to the synchronization signal is made the same as that of the reference signal SR, thereby preventing the occurrence of jitter.

Ｄ発明が解決しようとする問題点 ところが、時間軸補正装置１においては、ＶＴＲ側に基
ＹｊＡ駆動信号を出力してドラムサーボをかけることが
でるので、基準信号Ｓ＋［アの垂直同期信号に対して常
に所定の位相差に保たれた入力ビデオ信号ＳＶｒを得る
ことができるのに対し、フレームシンクロナイザにおい
ては、このようなサーボ機構を設けることが実用上困難
であり、そのため基準信号ｓ　ａｉｒの垂直同期信号に
対して入力ビデオ信号ＳＶＩの位相差が変化する問題が
あった。Problems to be solved by the invention However, in a frame synchronizer, it is practically difficult to provide such a servo mechanism, and therefore the vertical There is a problem in that the phase difference of the input video signal SVI changes with respect to the synchronization signal.

その結果第１２図の構成を用いた場合、第１４図に示す
ように人力ビデオ信号５ＶＩ（第１４図（Ａ））の時間
軸が変動して、基準信号５ＲＥＦ　　（第１４図（Ｂ）
）に対する位相差が小さくなると、その分先頭ラインＩ
Ｄラッチ回路３１におけるラインＮｌ信号Ｓ、ｌｏｔ及
びラインＮｌ信号ＳＩＮ＋　　（第１４図（Ｃ））のラ
ッチの時点ｔ３と書込ラインクロック信号５ＷＬＫ（第
１４図（Ｄ））の立上りの時点ｔ４とが接近し、その結
果カウンタ回路３４においては、ラインＮｌ信号Ｓ、。As a result, when the configuration shown in Fig. 12 is used, the time axis of the human video signal 5VI (Fig. 14 (A)) fluctuates as shown in Fig. 14, and the reference signal 5REF (Fig. 14 (B)
) becomes smaller, the leading line I
The time point t3 at which the line Nl signal S, lot and the line Nl signal SIN+ (FIG. 14(C)) are latched in the D latch circuit 31, and the time point t4 at the rising edge of the write line clock signal 5WLK (FIG. 14(D)). approaches, so that in the counter circuit 34 the line Nl signal S,.

、及びラインＮｌ信号Ｓ　ＲＮＩがラッチされた直後に
先取ラインＯＥ信号Ｓ。。、及び先取ラインＮｌ信号Ｓ
工。, and the preemption line OE signal S immediately after RNI is latched. . , and preemption line Nl signal S
Engineering.

（第１４図（Ｅ））をロードする状態が生じる。(FIG. 14(E)) is loaded.

従って入力ビデオ信号ＳＶＩの時間軸変動が大きくなる
と、ラインＯＢ　（；ｉ号Ｓ　Ｒ３Ｅ及びラインＮｌ信
号５ＩＩＮ＋をラッチして安定した値が得られないうち
に、先取ラインＯＥ信号ＳＷＩ！及び先取ラインＮｌ信
号Ｓ工、をロードする状態が生じ、正しい先取ラインＩ
Ｄ信号５ＷＯｉ及び５ｉｉＮ＋を得ろことが困難になる
。Therefore, when the time axis fluctuation of the input video signal SVI becomes large, the line OB (; A situation arises that loads the signal S, and the correct preemption line I
It becomes difficult to obtain the D signals 5WOi and 5iiN+.

その結果基準信号Ｓ　ＲＥＦの位相関係に対する出力ビ
デオ信号ＳＶＯの位相関係が乱れて、再生映像の色相不
良を生じ画質が劣化する問題があった。As a result, the phase relationship of the output video signal SVO with respect to the phase relationship of the reference signal S REF is disturbed, causing a problem of poor hue of reproduced video and deterioration of image quality.

この問題を解決するため第１の方法として時間軸補正さ
れたビデオ信号ＳＶＬと基準信号Ｓ　ＲＥＦの位相関係
を検出して、位相関係が一敗するように、当該ビデオ信
号ＳＶＬのクロマ信号を信号処理する方法がある。In order to solve this problem, the first method is to detect the phase relationship between the time-axis corrected video signal SVL and the reference signal S REF, and convert the chroma signal of the video signal SVL into a signal so that the phase relationship is completely lost. There are ways to handle it.

ところが、このようにすると、その分クロマ信号の処理
回路が必要になり、全体として煩雑な構成になることを
避は得す、さらにクロマ信号を信号処理した分クロマ信
号のＳ／Ｎ比が劣化し、再生映像の画質が劣化する問題
があった。However, in this case, a processing circuit for the chroma signal is required, which makes the overall configuration unavoidable.Furthermore, the S/N ratio of the chroma signal deteriorates due to the signal processing of the chroma signal. However, there was a problem that the image quality of the played video deteriorated.

これに対して、２つの先取ラインＩＤ発生回路を設け、
それぞれ２つの先取ラインＯＥ信号及び先取ラインＮｌ
信号を検出し、正しい方の信号を用いる方法がある。For this purpose, two preemption line ID generation circuits are provided,
two preemption line OE signals and preemption line Nl, respectively.
There is a method of detecting the signals and using the correct one.

ところが、このようにすると、先取ラインＩＤ発生回路
を余分に設けた分回路構成が煩雑になると共に正しい方
の信号を選択する回路が必要となり、フレームシンクロ
ナイザ全体として煩雑な構成になる問題があった。However, when doing this, the circuit configuration becomes complicated due to the extra provision of a preemption line ID generation circuit, and a circuit for selecting the correct signal is required, resulting in a problem that the frame synchronizer as a whole becomes complicated. .

本発明は以上の点を考慮してなされたもので、入力ビデ
オ信号の時間軸変動が大きくなっても再生映像の画質の
劣化を未然に防止することができる簡易な構成のフレー
ムシンクロナイザを提案しようとするものである。The present invention has been made in consideration of the above points, and we would like to propose a frame synchronizer with a simple configuration that can prevent the deterioration of the image quality of the reproduced video even if the time axis fluctuation of the input video signal becomes large. That is.

Ｅ問題点を解決するための手段 か４）る問題点を解決するため本発明においては、人力
ビデオ信号ＳＶＩをヘテロゲイン処理及び再インターリ
ーブ処理した後、順次メモリ回路５３．５４．５５に書
き込むと共に、基準信号Ｓ　ＩＩＥＦにロックしたタイ
ミングで順次読み出すことにより、人力ビデオ信号Ｓ■
■の位を目を基準信号Ｓ　Ｉｌ＋！Ｆの位相に同期化す
るようになされたビデオ信号処理回路５０において、基
準信号Ｓ　ＲＥＦのう・インＩＤ信号５ｃｏｔ　−、５
ＲＮＩに基づいて、メモリ回路５３．５４．５５の遅延
時間だけ基準信号から先行する先取したライフ１Ｄ信号
Ｓ　ｗｔｒｖ＋　ａ　、Ｓ　ｗｒｏＥｈ　を一時メモリ
回路７０．７１．７２．７３．７４．７５に格納した後
、メモリ回路７０．７１．７２．７３．７４．７５に格
納した先取したライン１０信号ＳｗｔＮ＋Ａ％　Ｓｗｒ
ｏええに基づいて、再インターリーブ処理した入力ビデ
オ信号ＳＶｒの位相を制御するようにする。Means for Solving Problem E 4) In order to solve problem 4), in the present invention, the human video signal SVI is subjected to hetero gain processing and re-interleaving processing, and then sequentially written to the memory circuits 53, 54, 55, and By reading out sequentially at the timing locked to the reference signal S IIEF, the human video signal S
■ Look at the reference signal S Il+! In the video signal processing circuit 50, which is designed to be synchronized with the phase of the reference signal S REF, the reference signal S
Based on the RNI, the prefetched life 1D signals S wtrv+ a , S wroEh preceding the reference signal by the delay time of the memory circuit 53.54.55 are stored in the temporary memory circuit 70.71.72.73.74.75. After that, the prefetched line 10 signal SwtN+A% Swr stored in the memory circuit 70.71.72.73.74.75
The phase of the re-interleaved input video signal SVr is controlled based on the input video signal SVr.

Ｆ作用 先取したラインＩＤ信号５ｗｔ５＋ａ　、Ｓｗｙｏ−を
メモリ回路７０．７１．７２．７３．７４．７５に一時
格納して用いるようにすれば、その介入力ビデオ信号Ｓ
Ｖ■を書き込むメモリ回路５３．５４．５５の容量を大
きくすることができる。By temporarily storing and using the line ID signals 5wt5+a and Swyo- in the memory circuit 70.71.72.73.74.75, the intervention force video signal S
The capacity of the memory circuits 53, 54, and 55 in which V■ is written can be increased.

その結果、ジッタが大きくなっても、同一のメモリ回路
７０．７１．７２．７３．７４．７５に対して、先取し
たラインＩＤ信号　ＳＷ？ＮＩＡ、ｓｗｔｏｔＡの書込
及び読出のタイミングの接近を未然に防止することがで
き、正確な先取したラインＩＤ信号Ｓｗｔｎ＋Ａ％　Ｓ
ｗｔｏｔａを得ることができる。As a result, even if the jitter becomes large, the preempted line ID signal SW? It is possible to prevent the write and read timings of NIA and swtotA from approaching each other, and to generate an accurate preempted line ID signal Swtn+A%S.
You can get wtota.

かくして、節易な構成で再生映像の画質の劣化を未然に
防止することができる。In this way, it is possible to prevent deterioration of the image quality of the reproduced video with a simple configuration.

Ｇ実施例 以下、図面において、本発明の一実施例を詳述する。G example Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.

第７図との対応部分に同一符号を付して示す第１図及び
第２図において、５０は全体としてフレームシンクロナ
イザを示し、入力ビデオ信号Ｓ■■をヘテロゲインクロ
マ信号処理回路２と共に書込クロック信号発生回路５１
に与える。1 and 2, in which parts corresponding to those in FIG. 7 are given the same reference numerals, 50 indicates a frame synchronizer as a whole, which writes the input video signal S Clock signal generation circuit 51
give to

書込クロック信号発生回路５１は、第３図に示すように
、入力ビデオ信号５ＶＩ（第３図（Ａ））に基づいて人
力ビデオ信号Ｓ■■にロックした書込クロック信号５Ｗ
ＣＫ　、入力ビデオ信号のフィールドの立上りに対して
先行して立ち上がる（すなわち入力ビデオ信号ＳＶＩの
垂直同期パルスＰｖ＋（第３図（Ｂ））から３ライン遅
延して立ち上がる）書込フィールドクロック信号Ｓｗｒ
ｘ＋　（第３図（Ｃ））及び入力ビデオ信号ＳＶＩの各
ラインの立上りで立ち上がる書込ラインクロック信号Ｓ
ｗｔ＊　　（第３図（Ｄ））を出力する。As shown in FIG. 3, the write clock signal generation circuit 51 generates a write clock signal 5W locked to the human input video signal S based on the input video signal 5VI (FIG. 3(A)).
CK, a write field clock signal Swr that rises in advance of the rising edge of the field of the input video signal (that is, rises with a delay of 3 lines from the vertical synchronizing pulse Pv+ (FIG. 3(B)) of the input video signal SVI);
x+ (Fig. 3(C)) and a write line clock signal S that rises at the rising edge of each line of the input video signal SVI.
wt* (Figure 3(D)) is output.

書込メモリ選択回路５２は、書込フ・イールドクロック
信号Ｓ１．ｌ、□をカウントする３進のカウンタ回路で
構成され、当該書込フィールドクロック信号Ｓｗｒ□に
基づいて、フィールドメモリ回路５３．５４及び５５を
順次循環的に書き込み可能な状態に設定する書込メモリ
選択信号ＳＳＩ、ＳＳ２及びＳＳ３を出力する。Write memory selection circuit 52 receives write field yield clock signal S1. A write memory is composed of a ternary counter circuit that counts l, □, and sets field memory circuits 53, 54, and 55 in a sequential and cyclical writable state based on the write field clock signal Swr□. Selection signals SSI, SS2 and SS3 are output.

書込アドレスカウンタ回路５６は、書込クロック信号Ｓ
。ｃＸ、書込ラインクロック信号Ｓ。ＬＫ及び書込フィ
ールドクロック信号ＳＷＦ□を受け、１フイ一ルド単位
で値が循環するフィールドメモリ回路５３．５４及び５
５のアドレス情報でなる書込アドレス情ｉＡＤ、をフィ
ールドメモリ回路５３．５４及び５５に出力する。The write address counter circuit 56 receives a write clock signal S.
. cX, write line clock signal S; Field memory circuits 53, 54, and 5 that receive LK and write field clock signals SWF□ and circulate values in units of one field.
Write address information iAD, consisting of address information of No. 5, is output to field memory circuits 53, 54 and 55.

従って、基準信号Ｓ　ＲｌＦに非同期な人力ビデオ信号
ＳＶＩのタイミングでビデオ情報Ｖ　ＤＡＴＡが、■フ
ィールドごとにＩ頃次フィールドメモリ回路５３．５４
及び５５に循環的に書き込まれる。Therefore, at the timing of the human input video signal SVI which is asynchronous to the reference signal S RIF, the video information V DATA is transferred to the next field memory circuit 53.54 for each field.
and 55 cyclically.

これに対して、第４図に示すように読出クロック信号発
生回路６０は、基準信号５ｉｔｒ　　（第４図（Ａ））
を受け、続出クロック信号Ｓ　ＲＣＫを出力すると共に
、基準信号Ｓ□、のフィールドの立上りに対して先行し
て論理レベルが立ち上がる（すなわち基準信号Ｓ□、の
垂直同期パルスＰ　Ｖｌｌ！４Ｆ（第４図（Ｂ））から
３ライン遅延して、基準信号５ＩＩｔＦに対して、入力
ビデオ信号ｓｖｒに対する書込フィールドクロック信号
Ｓ。ＦＫＩのタイミングと同じタイミングで立ち上がる
）続出フィールドクロック信号Ｓ□□（第４図（Ｃ））
及び基準信号５ＩＩｔＦの各ラインの立上りのタイミン
グで論理レベルが立ち上がる読出ラインクロック信号５
ＩＩＬＫ　　（第４図（Ｄ））を出力する。On the other hand, as shown in FIG. 4, the read clock signal generation circuit 60 generates the reference signal 5itr (FIG. 4(A)).
The logic level rises in advance of the rise of the field of the reference signal S□ (that is, the vertical synchronization pulse P Vll!4F (fourth The write field clock signal S for the input video signal svr is delayed by 3 lines from the reference signal 5IItF (rises at the same timing as the FKI timing). Figure (C))
and a read line clock signal 5 whose logic level rises at the rising timing of each line of the reference signal 5IItF.
IILK (Fig. 4(D)) is output.

続出メモリ選択回路６１は、続出フィールドクロック信
号５ＩＩＦＫ＋をカウントする３進のカウンタ回路で構
成され、続出フィールドクロック信号５ＩＩＦＫ、に基
づいて、フィールドメモリ回路５３．５４及び５５を順
次循環的に読み出し可能な状態に設定する続出メモリ選
択信号ＳＳ４、ＳＳ５及びＳＳ６を出力する。The successive memory selection circuit 61 is composed of a ternary counter circuit that counts the successive field clock signal 5IIFK+, and is capable of sequentially and cyclically reading out the field memory circuits 53, 54 and 55 based on the successive field clock signal 5IIFK. It outputs successive memory selection signals SS4, SS5, and SS6 to set the state.

続出アドレスカウンク回路６２は、続出クロック信号５
ＲＣＫ　、読出ラインクロック信号Ｓ　１１１１及び続
出フィールドクロック信号５ＩＩＦＫＩを受け、フィー
ルドメモリ回路５３．５４及び５５のアドレス情報でな
る続出アドレス情報Ａ　Ｄ　Ｈをフィールドメモリ回路
５３．５４及び５５に出力する。The successive address count circuit 62 receives the successive address clock signal 5.
RCK, read line clock signal S1111, and successive field clock signal 5IIFKI, and outputs successive address information ADH consisting of address information of field memory circuits 53.54 and 55 to field memory circuits 53.54 and 55.

その結果、順次基準信号Ｓ　ＩＩＥＦにロックしたタイ
ミングでフィールドメモリ回路５３．５４及び５５を介
してビデオ情報■Ｉ、Ａ□が得られ、当該ビデオ情報Ｖ
　ＩｌＡ？Ａをアナログ変換して出力することにより、
基準信号Ｓ　ＩＩＥＦの同期信号に同期化したジッタの
ないビデオ信号Ｓ■０を得ることができる。As a result, video information ■I, A□ is obtained through the field memory circuits 53, 54 and 55 at the timing when the signal is sequentially locked to the reference signal S IIEF, and the video information V
IlA? By converting A into analog and outputting it,
It is possible to obtain a jitter-free video signal S0 synchronized with the synchronization signal of the reference signal SIIEF.

メモリ切換制御回路６５は、書込メモリ選択信号ＳＳ１
、ＳＳ２及びＳＳ３、読出メモリ選択信号ＳＳ４、ＳＳ
５及びＳＳ６の論理レベルと続出フィールドクロック信
号Ｓ□□及び書込フィールドクロック信号５ｈｌＦＫｌ
の位相関係に基づいて、同じフィールドメモリ回路５３
．５４又は５５がビデオ情報ｖＩ、Ａ、Ａの書き込み及
び読み出し動作のために選択され、かつ続出フィールド
クロック信号５ＲＦＫＩ及び書込フィールドクロック信
号ＳｗＦｌ１１の位相差が所定値以下に小さくなったと
き、フレームジャンプ信号ＳＪを出力する。The memory switching control circuit 65 receives a write memory selection signal SS1.
, SS2 and SS3, read memory selection signals SS4, SS
5 and SS6 logic levels and the subsequent field clock signal S□□ and write field clock signal 5hlFKl
The same field memory circuit 53
．． 54 or 55 is selected for writing and reading operations of video information vI, A, and A, and when the phase difference between the subsequent field clock signal 5RFKI and the write field clock signal SwFl11 becomes smaller than a predetermined value, a frame jump occurs. Outputs signal SJ.

続出メモリ選択回路６１は、当該フレームジャンプ信号
ＳＪに基づいて、基準信号Ｓ　ＲｌＦの垂直ブランキン
グの期間で、次に選択するフィールドメモリ回路５３．
５４又は５５に代えて、所定のフィールドメモリ回路５
３．５４又は５５を選択することにより、同一のメモリ
エリアに対してビデオ情報Ｖ　ＤＡｌＡが同時に書き込
まれ及び読み出されることを未然に防止し、同一のメモ
リエリアに対して同時に書き込み及び読み出しが生じる
ことによる再生映像の乱れを未然に防止するようになさ
れている。The successive memory selection circuit 61 selects the next field memory circuit 53 .
In place of 54 or 55, a predetermined field memory circuit 5
3. By selecting 54 or 55, it is possible to prevent the video information V DAlA from being written and read simultaneously to the same memory area, and to prevent simultaneous writing and reading from the same memory area. This is designed to prevent disturbances in the reproduced video due to this.

か（してビデオ情報■。ＡＴＡを書き込むメモリ回路５
３．５４及び５５を大きな記憶容量を備えた３個のフィ
ールドメモリ回路を用いて構成すると共にフレームジャ
ンプすることにより、ジッタの大きな入力信号ｓｖｉが
入力した場合でも、書込及び続出のタイミングの接近に
よる再生映像の乱れを未然に防止することができる。(Video information ■.Memory circuit 5 to write ATA
3. By configuring 54 and 55 using three field memory circuits with a large storage capacity and performing frame jumps, even when an input signal svi with large jitter is input, the writing and successive timings can be made close to each other. It is possible to prevent disturbances in the reproduced video due to

これに対して、先取ラインＩＤ発生回路６８及び書込サ
ブキャリア発生回路６９においては、フィールドメモリ
回路５３．５４及び５５に対応する３組のラッチ回路７
０及び７１．７２及び７３と７４及び７５とを備え、そ
れぞれのラッチ回路７０〜７５に各フィールドメモリ回
路５３．５４及び５５に書き込まれるビデオ情報Ｖ　Ｄ
ＡＴＡの先取先頭ラインＩＤ信号　Ｓｗｔｏｉａ＋ｓ　
　Ｓｗｙｏｔａｚ及びＳ　ＷＴＯ！ＡＩと先取先頭ライ
ンＮｌ信号ｓｗｙｓ＋Ａ＋、ｓｗｙＨ＋□及び５ＩＩＮ
ＩＡ３でなるラインＩＤ信号を予めラッチするようにな
されている。On the other hand, in the prefetch line ID generation circuit 68 and the write subcarrier generation circuit 69, three sets of latch circuits 7 corresponding to the field memory circuits 53, 54 and 55 are provided.
0 and 71, 72 and 73, 74 and 75, and video information V D written to each field memory circuit 53, 54 and 55 in each latch circuit 70-75.
ATA preemption first line ID signal Swtoia+s
Swyotaz and S WTO! AI and pre-emption leading line Nl signals swys+A+, swyH+□ and 5IIN
The line ID signal made up of IA3 is latched in advance.

すなわち、各フィールドメモリ回路５３．５４及び５５
からビデオ情報■。ＡＴＡを読み出すときに、基準信号
Ｓ□、のラインＩＤ信号を検出して、これに基づいて各
フィールドメモリ回路５３．５４及び５５に次に書き込
むビデオ情報■。１７あの先頭ラインのラインＩＤ信号
（すなわちフィールドメモリ回路５３．５４及び５５の
遅延時間だけ先行してなる先頭ラインのラインＩＤ信号
）を作成し、それぞれラッチ回路７０〜７５に格納する
。That is, each field memory circuit 53, 54 and 55
■Video information from. When reading ATA, the line ID signal of the reference signal S□ is detected, and based on this, the video information ■ is written next to each field memory circuit 53, 54 and 55. 17 Create a line ID signal for that first line (that is, a line ID signal for the first line preceded by the delay time of the field memory circuits 53, 54 and 55) and store them in the latch circuits 70 to 75, respectively.

さらに、入力ビデオ信号ＳＶＩを再インターリーブ処理
する際に、ラッチ回路７０〜７５に格納されている当該
入力ビデオ信号ＳＶＩのビデオ情報Ｖ　ＤＡＴＡの先取
先頭ラインＩＤ信号ＳＷｔ。ＥＡ及び５ＷＴＮＩＡに基
づいて書込サブキャリア信号Ｓ　Ｗｆｆｅを作成するよ
うにする。Further, when re-interleaving the input video signal SVI, the preemption leading line ID signal SWt of the video information V DATA of the input video signal SVI stored in the latch circuits 70 to 75 is used. A write subcarrier signal SWffe is generated based on EA and 5WTNIA.

このようにすると、続出のために選択されたフィールド
メモリ回路５３．５４又は５５に対して、書き込みのた
めに選択されるフィールドメモリ回路５３．５４又は５
５が大きく変化したような場合でも、確実に先取先頭ラ
インＩＤ信号を得ることができる。In this way, the field memory circuit 53, 54 or 55 selected for writing is compared to the field memory circuit 53, 54 or 55 selected for writing.
Even if 5 changes significantly, the preemptive leading line ID signal can be reliably obtained.

従って、再生映像の乱れを防止するために、ヒデオ情Ｎ
ＶＤｊｌｒＡを書き込むためのフィールドメモリ回路５
３．５４及び５５の記憶容量を大きくしても、確実に先
取先頭ラインＩＤ信号を得ることができ、その結果ジッ
タの大きな入力ビデオ信号ＳＶＩに対しても、メモリ回
路５３．５４及び５５の記憶容量を大きくした分だけ正
しい先取先頭ラインＩＤ信号が得られないうちに、ロー
ドされる状態を未然に防止することができる。Therefore, in order to prevent disturbances in the reproduced video, the video
Field memory circuit 5 for writing VDjlrA
3. Even if the storage capacity of the memory circuits 53, 54 and 55 is increased, it is possible to reliably obtain the preemption leading line ID signal. By increasing the capacity, it is possible to prevent a situation in which the line is loaded before a correct preemption leading line ID signal is obtained.

さらに、このようにすると、先取ラインＩＤ信号の検出
回路は、１系統で良いので、フレームシンクロナイザ全
体として簡易な構成にすることができる。Furthermore, in this case, only one system is required for detecting the preemption line ID signal, so that the frame synchronizer as a whole can have a simple configuration.

かくして全体として簡易な構成で、ジッタの大きな入力
ビデオ信号ＳＶＩが入力した場合でも、再生映像の色相
の乱れによる画質の劣化を未然に防止することができる
。Thus, with the overall simple configuration, even when an input video signal SVI with large jitter is input, it is possible to prevent deterioration of image quality due to disturbance of hue of reproduced video.

ここで、ＰＡＬ方式の標準ビデオ信号においては、第５
図に示すように、基準フィールドクロック信号５ＲＦＫ
　　（第５図（Ａ））及びフィールドＯＥ信号Ｓ、。Ｅ
　（第５図（Ｂ））に対して、先頭ラインＮｌ信号５Ｒ
ＴＯＥ　（第５図（Ｃ））及び先頭ラインＮｌ信号５ｌ
ｒＮｌ　（第５図（Ｄ））は、それぞれ２フイールド及
び４フイールドごとに反転する規則性を備えている。Here, in the PAL standard video signal, the fifth
As shown in the figure, the reference field clock signal 5RFK
(FIG. 5(A)) and field OE signal S. E
(Fig. 5(B)), the leading line Nl signal 5R
TOE (Figure 5(C)) and first line Nl signal 5l
rNl (FIG. 5(D)) has the regularity of inverting every 2 and 4 fields, respectively.

従って、３フイールドごとにビデオ情報Ｖ　ＤＡＴＡが
書き込まれるフィールドメモリ回路５３．５４及び５５
に対しては、先頭ラインＯＥ信号Ｓ　ＲＴＯＥ及び先頭
ラインＮｌ信号５ＲＴＮＩに対して３フイ一ルド先行し
て論理レベルが反転するような先取先頭ラインＯＥ信号
ＳＷｔ。ｔＡ　　（第５図（Ｅ））及び先取先頭ライン
Ｎｌ信号ＳｗｙＮ＋Ａ（第５図（Ｆ））を各フィールド
メモリ回路５３．５４及び５５からビデオ情ＭＶＤＡＴ
Ａを読み出すときにラッチするようにすれば良い。Therefore, field memory circuits 53, 54 and 55 in which video information V DATA is written every three fields.
For the first line OE signal SWt, the logic level is inverted three fields ahead of the first line OE signal S RTOE and the first line Nl signal 5 RTNI. tA (FIG. 5(E)) and pre-emption leading line Nl signal SwyN+A (FIG. 5(F)) from each field memory circuit 53, 54 and 55 to the video information MVDAT.
What is necessary is to latch it when reading A.

ここで先頭ラインＯＥ信号３１１？。、においては、２
フイールドごとに反転することから、先取先頭ラインＯ
Ｅ信号ｓｗｔｏ□は、フィールドＯＥ信号Ｓ、。□が符
号「０」のとき先頭ラインＯＥ信号Ｓ　ＩＩＴＯＥに対
して反転し、符号ｒＥＪのとき一致する。Here, the first line OE signal 311? . In , 2
Since it is reversed for each field, the first line O
The E signal swto□ is the field OE signal S. When □ has the sign "0", it is inverted with respect to the first line OE signal S IITOE, and when it has the sign rEJ, it matches.

これに対して、先頭ラインＮｌ信号５ｌｔＴＮＩにおい
ては、４フイールドごとに反転することから、先取先頭
ラインＮｌ信号Ｓ。ＴＮＩＡは、先頭ラインＯＥ信号Ｓ
　ＩＩＴＯＥ及びフィールドＯＥ信号Ｓ　ＦＯＥが共に
符号「０」のときだけ先頭ラインＮｌ信号Ｓ６アＮｌに
対して一敗する。On the other hand, since the first line Nl signal 5ltTNI is inverted every four fields, the first line Nl signal S is preempted. TNIA is the first line OE signal S
Only when both IITOE and field OE signal SFOE have the code "0", there is a loss with respect to the first line Nl signal S6ANl.

この規則性に基づいて先取ラインＩＤ発生回路６８は、
基準信号Ｓ　ＲＥＦをラインＴＤ発生回路７７に受け、
フィールドＯＥ信号５ＦＯＥ、ラインＮｌ信号Ｓ□１及
びラインＯＥ信号５ＲＯｆ　　（第４図（Ｅ））をラッ
チ回路７８．７９及び８０に出力する。Based on this regularity, the preemption line ID generation circuit 68:
The reference signal S REF is received by the line TD generation circuit 77,
Field OE signal 5FOE, line Nl signal S□1 and line OE signal 5ROf (FIG. 4(E)) are output to latch circuits 78, 79 and 80.

ラッチ回路７８．７９及び８０は、基準信号Ｓ　ＲｌＦ
の先頭ラインより１ライン先行した時点ｔ３で論理レベ
ルが立ち上がるラッチパルスＰＬ　（第４図（Ｆ））の
タイミングで当該フィールドＯＥ信号Ｓ、。０、ライン
Ｎｌ信号Ｓ□１及びラインＯＥ信号Ｓ　ＲＯＥをラッチ
することにより、遅延したフィールドＯＥ信号Ｓ。。、
と、基準信号Ｓ□。The latch circuits 78, 79 and 80 are connected to the reference signal S RlF
The field OE signal S rises in logic level at the timing of the latch pulse PL (FIG. 4(F)) at time t3, which is one line ahead of the first line of the field. 0, field OE signal S delayed by latching line Nl signal S□1 and line OE signal S ROE. . ,
and the reference signal S□.

の先頭ラインから１ライン先行したラインＮｌ信号Ｓえ
ア、１及びラインＯＥ信号Ｓ＊ｔｏｇ　（第４図（Ｇ）
）（以下先頭ラインＮｌ信号及び先頭ラインＯＥ信号と
呼ぶ）を得、イクスクルーシプオア回路８１を介して遅
延フィールドＯＥ信号Ｓ　ＤＰＩＩ１１！及び先頭ライ
ンＯＥ信号Ｓ　＋＋ｔｏｔを出力することにより、先取
先頭ラインＯＥ信号Ｓ。ＴｏＥＡを２人力の選択回路８
２．８３及び８４の一方の入力端に出力する。同時にラ
ッチ回路７８．７９及び８０は、オア回路８５を介して
得られる遅延フィールドＯＥ信号Ｓ。Ｆ（ｌ及び先頭ラ
インＮｌ信号Ｓｉア。、の論理和出力と、先頭ラインＮ
ｌ信号５ｌｌｆＮＩとをイクスクルーシブオア回路８６
を介して出力することにより、先取先頭ラインＮｌ信号
Ｓ　ＷＴＮ　Ｉ　Ａを２人力の選択回路８８．８９及び
９０の一方の入力端に出力する。The line Nl signal Sea, 1 and the line OE signal S*tog which are one line ahead of the first line (Fig. 4 (G)
) (hereinafter referred to as the first line Nl signal and the first line OE signal), and a delayed field OE signal SDPII11! is obtained via the exclusive OR circuit 81. and the first line OE signal S ++tot, thereby preempting the first line OE signal S. Two-person ToEA selection circuit 8
2. Output to one input terminal of 83 and 84. At the same time, the latch circuits 78, 79 and 80 receive the delayed field OE signal S obtained via the OR circuit 85. The logical sum output of F(l and the first line Nl signal SiA., and the first line N
l signal 5llfNI and exclusive OR circuit 86
By outputting the pre-emption leading line Nl signal SWTN IA to one input terminal of the two-manpower selection circuits 88, 89 and 90.

選択回路８２．８３及び８４は、出力をラッチ回路７１
．７３及び７５に出力する共にラッチ回路７１．７３及
び７５の出力信号を他方の入力端に帰還するようになさ
れ、それぞれ続出メモリ選択信号ＳＳ４、ＳＳ５及びＳ
Ｓ６　（第４図（Ｈ）及び第５図（Ｇ）、（Ｈ）及び（
Ｉ））の論理レベルが論理ｒＬＪに立ち下がると、先取
先頭ラインＯＥ信号ＳいＴ。ｏＡに接点を切り換えるよ
うになされている。The selection circuits 82, 83 and 84 output to the latch circuit 71.
．． The output signals of the latch circuits 71 and 73 and 75 are fed back to the other input terminal, and successive memory selection signals SS4, SS5 and S are output to the latch circuits 71 and 73 and 75, respectively.
S6 (Figure 4 (H) and Figure 5 (G), (H) and (
When the logic level of I)) falls to logic rLJ, the pre-emption leading line OE signal ST. The contact is switched to oA.

さらにラッチ回路７１．７３及び７５は、遅延回路９２
を介して得られる遅延続出フィールドクロック信号５Ｄ
ＩＩＦＫ　（第４図（Ｉ））の立上りのタイミングで選
択回路８２．８３及び８４の出力信号をラッチする。Furthermore, the latch circuits 71, 73 and 75 are connected to the delay circuit 92.
Delayed field clock signal obtained via 5D
The output signals of the selection circuits 82, 83 and 84 are latched at the rising edge of IIFK (FIG. 4(I)).

かくして、第５図（Ｊ）、（Ｋ）及び（Ｌ）に示すよう
に、フィールドメモリ回路５３．５４及び５５に書き込
むビデオ情報■ＤＡＴＡの先頭ラインのラインＯＥ信号
から１ライン先行する先取先頭ラインＯＥ信号ＳＷ’ｒ
ｌ！ＡＩ、Ｓ　ＷＴＯ！ＡＺ及びＳｗｙｏｔａｓがラッ
チ回路７１．７３及び７５に、対応するフィールドメモ
リ回路５３．５４及び５５を選択するタイミングでラッ
チされる（第４図（Ｊ））。Thus, as shown in FIGS. 5(J), (K), and (L), the video information to be written into the field memory circuits 53, 54, and 55 is the preemptive leading line that is one line ahead of the line OE signal of the leading line of DATA. OE signal SW'r
l! AI, S WTO! AZ and Swyotas are latched by the latch circuits 71, 73 and 75 at the timing of selecting the corresponding field memory circuits 53, 54 and 55 (FIG. 4(J)).

同様に選択回路８８．８９及び９０は、出力をラッチ回
路７０．７２及び７４に出力すると共にラッチ回路７０
．７２及び７４の出力信号を他方の入力端に帰還するよ
うになされ、続出メモリ選択信号ＳＳ４、ＳＳ５及びＳ
Ｓ６の論理レベルが論理ｒＬＪに立ち下がると、先取先
頭ラインＮｌ信号５ＷＴＮＩＡに接点を切り換えるよう
になされている。Similarly, the selection circuits 88, 89 and 90 output their outputs to the latch circuits 70, 72 and 74, and the latch circuit 70.
．． The output signals of 72 and 74 are fed back to the other input terminal, and successive memory selection signals SS4, SS5 and S
When the logic level of S6 falls to the logic rLJ, the contact is switched to the pre-emption leading line Nl signal 5WTNIA.

さらにラッチ回路７０．７２及び７４は、遅延続出フィ
ールドクロック信号Ｓ　ＤＩＩＦＫが立ち上がるタイミ
ングで選択回路８８．８９及び９０の出力信号をラッチ
し、かくして第５図（Ｍ）、（Ｎ）及び（０）に示すよ
うに、ラッチ回路７０．７２及び７４にフィールドメモ
リ回路５３．５４及び５５に書き込まれるビデオ情報■
。ＡＴＡの先頭ラインＮｌ信号から１ライン先行する先
取先頭ラインＮｌ信号Ｓ。１４１ＡＩ％　５ｉｙｙｓ＋
ａｚ及びＳユ８．１が、ビデオ情ＮＶＤＡＴＡを読み出
すために対応するフ・イールドメモリ回路５３．５４及
び５５を選択するタイミングでラッチされる（第４図（
ｊ））。Furthermore, the latch circuits 70, 72, and 74 latch the output signals of the selection circuits 88, 89, and 90 at the timing when the delayed field clock signal SDIIFK rises. As shown in FIG.
. A pre-emptive first line Nl signal S that precedes the first line Nl signal of ATA by one line. 141AI% 5iyys+
az and S 8.1 are latched at the timing of selecting the corresponding field memory circuits 53, 54 and 55 to read the video information NVDATA (see FIG. 4).
j)).

実際上、続出メモリ選択信号ＳＳ４、ＳＳ５及びＳＳ６
は、続出フィールドクロック信号Ｓ　ＩＩＦＫ＋に対し
て遅延して出力されることを避は得ず、このため遅延続
出フィールドクロック信号Ｓ　ＤＲＦイは、読出フィー
ルドクロック信号Ｓ　ＲＦＫＩに対して所定時間だけ遅
延してパルスが立ち上がるようになされ、選択回路８５
及び８６の接点が切り換わった後、安定な出力信号をロ
ードすることができるようになされている。In practice, successive memory selection signals SS4, SS5 and SS6
is inevitably output with a delay with respect to the successive field clock signal SIIFK+, and therefore the delayed successive field clock signal SDRFI is delayed by a predetermined time with respect to the read field clock signal SRFKI. The pulse is caused to rise, and the selection circuit 85
After the contacts 86 and 86 are switched, a stable output signal can be loaded.

さらにラウチ回路７０．７２及び７４と７１．７３及び
７５は、出力信号ＳｗｙＮ＋Ａ＋ｓ　５ｈＴＮ＋Ａｚ及
び５ＷＴＮＩＡ３とＳ　ｗｙｏｃａ＋　％　Ｓ　ｗｔｏ
ｅａｚ及びＳＷｔ。、３（第３図（Ｅ））をそれぞれ書
込メモリ選択信号ＳＳ１、ＳＳ２及びＳＳ３　（第３図
（Ｆ））に基づいて順次循環的に接点を切り換える選択
回路８５及び８６を介してカウンタ回路３３の下位ビッ
ト及び上位ビットのカウンタ回路に出力する。Furthermore, the Rauch circuits 70.72 and 74 and 71.73 and 75 output signals SwyN+A+s 5hTN+Az and 5WTNIA3 and S wyoca+ % S wto
eaz and SWt. , 3 (FIG. 3(E)) are sent to the counter circuit via selection circuits 85 and 86 which sequentially and cyclically switch the contacts based on write memory selection signals SS1, SS2 and SS3 (FIG. 3(F)). 33 lower bit and upper bit counter circuits.

従って、書込メモリ選択信号ＳＳＩ〜ＳＳ３に基づいて
、対応するフィールドメモリ回路５３．５４及び５５に
書き込むビデオ情報Ｖ　ＤＡＴＡの先頭ラインのライン
ＯＥ信号及び先頭ラインのラインＮｌ信号に対して１ラ
イン先行する先取先頭ラインＯＥ信号ＳＷｔ。、及び先
取先頭ラインＮｌ信号５ＷＴＮＩＡ　　（第３図（Ｇ）
）を得ることができる。Therefore, based on the write memory selection signals SSI to SS3, the video information V DATA to be written to the corresponding field memory circuits 53, 54 and 55 is one line ahead of the line OE signal of the first line and the line Nl signal of the first line. Pre-emptive leading line OE signal SWt. , and pre-emption leading line Nl signal 5WTNIA (Fig. 3 (G)
) can be obtained.

さらにカウンタ回路３３は、波形整形回路８７を介して
、書込フィールドクロック信号　Ｓｗｒｘ＋に基づいて
得られろ先取ラインＩＤロード信号ＳＩＰ□　（第３図
（Ｈ））を受けると共に、書込ラインクロック信号Ｓ１
．ｌＬＫと当該波形整形回路８７を介して得られる遅延
書込フィールドクロック信号ＳＩｌ１ｗｙｗ　（第３図
（Ｉ））をオア回路８８を介して受け、先取ラインＴＤ
ロード信号Ｓ　ＬＰ２の論理レベルが論理ｒＬＪに立ち
下がる期間の間の遅延書込フィールドクロック信号Ｓ　
ＤＷＦＫの論理レベルが立ち上がるタイミングで、先取
先頭ラインＯＥ信号５ＷＴＯえ、及び先取先頭ラインＮ
ｌ信号（すなわち先取先頭ラインＩＤ信号でなる）　５
ＷＴＮＩＡをロードした後、先取先頭ラインＯＥ信号Ｓ
ｌ、Ｉア。え。Furthermore, the counter circuit 33 receives a pre-fetch line ID load signal SIP□ (FIG. 3(H)) obtained based on the write field clock signal Swrx+ via the waveform shaping circuit 87, and also receives a write line clock signal SIP□ (FIG. 3(H)). S1
．． lLK and the delayed write field clock signal SIl1wyw (FIG. 3(I)) obtained via the waveform shaping circuit 87 are received via the OR circuit 88, and the pre-fetch line TD
Load signal S Delayed write field clock signal S during the period when the logic level of LP2 falls to logic rLJ
At the timing when the logic level of DWFK rises, the preemptive leading line OE signal 5WTO and the preempting leading line N
l signal (i.e., the pre-emptive first line ID signal) 5
After loading WTNIA, pre-emption first line OE signal S
l, Ia. picture.

及び先取先頭ラインＮｌ信号５ＷＴＮＩＡに基づいて書
込ラインクロック信号Ｓ　ＷＬＫをカウントする。Then, the write line clock signal SWLK is counted based on the preemption leading line Nl signal 5WTNIA.

実際上、書込メモリ選択信号ＳＳＩ、ＳＳ２及びＳＳ３
は、書込フィールドクロック信号ＳｗＦ□に対して遅延
して出力されることを避は得ず、このため遅延書込フィ
ールドクロック信号Ｓ。ＷＦＫは、書込フィールドクロ
ック信号Ｓｗｙｘ＋に対して所定時間だけ遅延してパル
スが立ち上がるようになされ、選択回路８５及び８６の
接点が切り換わった後、安定な出力信号をロードするこ
とができるようになされている。In practice, the write memory selection signals SSI, SS2 and SS3
is inevitably output with a delay with respect to the write field clock signal SwF□, and therefore the delayed write field clock signal S. The pulse of WFK is made to rise after a predetermined time delay with respect to the write field clock signal Swyx+, so that a stable output signal can be loaded after the contacts of the selection circuits 85 and 86 are switched. being done.

かくして、第４図に示すように、時点ｔ４で示す基準信
号Ｓ　ｎｖｒの先頭ラインに対して時点ｔ３で示す１ラ
イン先行してラッチした先頭ラインＮｌ信号Ｓ０゜、及
び先頭ラインＮｌ信号５ＲＴＮＩに基づいて、第３図に
示すように時点Ｌ５で示す入力信号ＳＶＩの先頭ライン
に対して１ライン分先行した先取ラインＮｌ信号Ｓ　ｗ
ｏ＋：ａ及び先取ラインＮ■信号Ｓ工ＩＡ（第３図（Ｊ
））を得ることができる。Thus, as shown in FIG. 4, based on the first line Nl signal S0° and the first line Nl signal 5RTNI, which are latched one line ahead of the first line of the reference signal Snvr shown at time t4, shown at time t3. As shown in FIG. 3, the pre-fetched line Nl signal Sw precedes the first line of the input signal SVI at time L5 by one line.
o+: a and advance line N ■ Signal S work IA (Fig. 3 (J
)) can be obtained.

加算回路９０及び９１は、ラインＩＤ信号及びラインＩ
Ｄ号の規則性に基づいて、先取ラインＮ１信号Ｓ工、及
び先取ラインＯＥ信号ｓ１．１０１に値「０」及び「１
」の補正信号Ｓ□を加算することにより、先取ラインＮ
ｌ信号ｓｗＮ＋Ａ及び先取ラインＯＥ信号Ｓ、４゜□か
ら、入力ビデオ信号　ＳＶ■の先頭ラインと一致する先
取ラインＩＤ信号Ｓ工、及び先取ラインＩＤ信号Ｓｗ。Addition circuits 90 and 91 input the line ID signal and the line I
Based on the regularity of No. D, the values "0" and "1" are set for the preemption line N1 signal S and the preemption line OE signal s1.101.
” By adding the correction signal S□, the first line N
From l signal swN+A and preemption line OE signal S, 4°□, preemption line ID signal S and preemption line ID signal Sw that match the first line of input video signal SV■.

７　（第３図（Ｋ））をカウンタ回路３４に出力する。7 (FIG. 3(K)) is output to the counter circuit 34.

カウンタ回路３４は第６図に示すように、反転回路３５
を介して得られる書込ラインクロック信号Ｓ＠Ｌｘ　　
（第６図（Ａ））の反転信号５ｔｙｓ　　（第６図（Ｂ
））のタイミングで、先取ラインＯＥ信号Ｓ８゜、及び
先取ラインＩＤ号ｓｗＮＩ（第６図（Ｃ））をそれぞれ
下位ビット及び上位ビットの２進カウンタ回路にロード
した後、当該ロード値から書込クロック信号Ｓ１．１ｃ
Ｋ（第６図（Ｄ））をカウントして得られる１／４分周
出力信号ｓｗｆｆｃｘ（第６図（Ｅ））をローパスフィ
ルタ回路３６に出力する。The counter circuit 34 has an inverting circuit 35 as shown in FIG.
Write line clock signal S@Lx obtained via
(Fig. 6 (A)) inverted signal 5tys (Fig. 6 (B)
)), load the preemption line OE signal S8゜ and the preemption line ID number swNI (Fig. 6(C)) into the lower bit and upper bit binary counter circuits, respectively, and then write from the loaded value. Clock signal S1.1c
A 1/4 frequency divided output signal swffcx (FIG. 6(E)) obtained by counting K (FIG. 6(D)) is output to the low-pass filter circuit 36.

かくしてローパスフィルタ回路３６を介してクロマ信号
の位相を基準信号Ｓ　ＩＩＥＦのバースト信号の位相に
ロックさせることができる書込サブキャリア信号Ｓ１．
ｌ、ｃ（第６図（Ｆ））を得ることができる。In this way, the write subcarrier signal S1.
l, c (Fig. 6(F)) can be obtained.

従ってヘテロダインクロマ信号処理回路２において、当
該書込サブキャリア信号Ｓ。、Ｃに基づいて再インター
リーブ処理することにより、出力ビデオ信号Ｓ■０のク
ロマ信号の位相が基準信号Ｓ□、の位相にロックするよ
うに制御することができる。Therefore, in the heterodyne chroma signal processing circuit 2, the write subcarrier signal S. , C, it is possible to control the phase of the chroma signal of the output video signal S■0 to be locked to the phase of the reference signal S□.

以上の構成によれば、先取ラインＩＤ信号ＳＷ？ＮＩＡ
及びＳ　ｗｒｏ！Ａをラッチ回路７０〜７５に一時格納
して用いることにより、ビデオ情報Ｖ　ＤＡＴＡを書き
込むメモリ回路５３．５４及び５５の記憶容量を大きく
しても、確実に先取ラインＩＤ信号Ｓ１．ｌＮ１及びＳ
。ＯＫを得ることができ、かくしてジッタが大きな入力
ビデオ信号が入力した場合でも、再生映像の画質の劣化
を未然に防止した簡易な構成のフレームシンクロナイザ
を得ることができる。　なお上述の実施例においては、
ビデオ情報を書き込むメモリ回路として３つのフィール
ドメモリ回路及びこれに対応するラインＩＤ信号を格納
する６個のラッチ回路を用いた場合について述べたが、
メモリ回路の数はこれに限らず、要はビデオ情報のメモ
リ回路に対応する数のラッチ回路を設けるようにすれば
良い。According to the above configuration, the preemption line ID signal SW? N.I.A.
and S wro! By temporarily storing and using S1. lN1 and S
. OK can be obtained, and thus a frame synchronizer with a simple configuration can be obtained that prevents deterioration of the image quality of reproduced video even when an input video signal with large jitter is input. In addition, in the above-mentioned embodiment,
We have described the case where three field memory circuits and six latch circuits that store corresponding line ID signals are used as memory circuits for writing video information.
The number of memory circuits is not limited to this, and it is sufficient to provide a number of latch circuits corresponding to the number of memory circuits for video information.

さらに上述の実施例においては、先取先頭ライン信号を
一時記憶するメモリ回路としてラッチ回路を用いた場合
について述べたが、本発明はこれに限らず、例えばフィ
ールドメモリ回路に一時記憶するようにしたり、ラッチ
回路とは別の小容量のメモリ回路を用いた場合等広く適
用することができる。Further, in the above-described embodiment, a case was described in which a latch circuit was used as a memory circuit for temporarily storing the preemption leading line signal, but the present invention is not limited to this, and for example, it may be temporarily stored in a field memory circuit, It can be widely applied to cases where a small capacity memory circuit other than a latch circuit is used.

また上述の実施例においては、基準信号の先頭ラインか
ら１ライン先行したラインＩＤ信号をラッチして入力ビ
デオ信号の先頭ラインから１ライン先行した先取先頭ラ
イン１０信号を求めた後、先取ラインＩＤ信号を得るよ
うにした場合について述べたが、本発明はこれに限らず
、要は基準信号の所定ラインのラインＩＤ信号に基づい
て先取ラインＩＤ信号を作成するようにすれば良い。Further, in the above-described embodiment, after latching the line ID signal which is one line ahead of the first line of the reference signal and obtaining the preemption first line 10 signal which is one line preceding the first line of the input video signal, the prefetch line ID signal is Although the present invention is not limited to this, the point is that the pre-fetched line ID signal may be created based on the line ID signal of a predetermined line of the reference signal.

また上述の実施例においては本発明をＰＡＬ方式の標準
ビデオ信号に適用した場合について述べたが、本発明は
これに限らずＮＴＳＣ方式の標準ビデオ信号にも広く通
用することができる。Further, in the above-described embodiments, a case has been described in which the present invention is applied to a PAL standard video signal, but the present invention is not limited to this and can be broadly applied to an NTSC standard video signal.

また上述の実施例においては、本発明をフレームシンク
ロナイザに適用した場合について述べたが、本発明はこ
れに限らず、ＶＴＲ用の時間軸補正装置等広く通用する
ことができる。Further, in the above-described embodiments, a case has been described in which the present invention is applied to a frame synchronizer, but the present invention is not limited to this, and can be widely used such as a time base correction device for a VTR.

Ｈ発明の効果 以上のように本発明によれば、先取ラインＩＤ信号を一
時メモリ回路に格納して用いることにより、ジッタの大
きな入力ビデオ信号が入力した場合でも、簡易な構成で
再生映像の画質の劣化を未然に防止することができる。H Effects of the Invention As described above, according to the present invention, by temporarily storing and using the preemption line ID signal in the memory circuit, the image quality of the reproduced video can be improved with a simple configuration even when an input video signal with large jitter is input. deterioration can be prevented.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明によるフレームシンクロナイザの先取ラ
インＩＤ発生回路及び書込サブキャリア発生回路を示す
ブロック図、第２図はフレームシンクロナイザを示すブ
ロック図、第３図及び第４図はその動作の説明に供する
信号波形図、第５図は先取ラインＩＤ発生回路の動作の
説明に供する信号波形図、第６図はカウンタ回路の動作
の説明に供する信号波形図、第７図は時間軸補正装置を
示すブロック図、第８図はそのヘテロゲインクロマ信号
処理回路を示すブロック図、第９図及び第１０図はその
動作の説明に供する特性曲線図、第１１図はその動作の
説明に供する信号波形図、第１２図は第７図の先取ライ
ンＩＤ発生回路及び書込サブキャリア発生回路を示すブ
ロック図、第１３図及び第１４図はその動作の説明に供
する信号波形図である。 １・・・・・・時間軸補正装置、２・・・・・・ヘテロ
ゲインクロマ信号処理回路、３・・・・・・アナログデ
ィジタル変換回路、７・・・・・・ディジタルアナログ
変換回路、２０．６９・・・・・・書込サブキャリア発
生回路、２２．６８・・・・・・先取ラインＩＤ発生回
路、３０．７７・・・・・・ラインＩＤ発生回路、３１
．７０〜７５．７８〜８０・・・・・・ラッチ回路、３
３．３４・・・・・・カウンタ回路、５３．５４．５５
・・・・・・フィールドメモリ回路。FIG. 1 is a block diagram showing a preemption line ID generation circuit and write subcarrier generation circuit of a frame synchronizer according to the present invention, FIG. 2 is a block diagram showing the frame synchronizer, and FIGS. 3 and 4 are explanations of its operation. FIG. 5 is a signal waveform diagram to explain the operation of the preemption line ID generation circuit, FIG. 6 is a signal waveform diagram to explain the operation of the counter circuit, and FIG. 7 is a signal waveform diagram to explain the operation of the counter circuit. 8 is a block diagram showing the hetero gain chroma signal processing circuit, FIGS. 9 and 10 are characteristic curve diagrams to explain its operation, and FIG. 11 is a signal waveform to explain its operation. 12 is a block diagram showing the preemption line ID generation circuit and write subcarrier generation circuit of FIG. 7, and FIGS. 13 and 14 are signal waveform diagrams for explaining the operation thereof. 1... Time base correction device, 2... Hetero gain chroma signal processing circuit, 3... Analog-to-digital conversion circuit, 7... Digital-to-analog conversion circuit, 20.69...Write subcarrier generation circuit, 22.68...Preemption line ID generation circuit, 30.77...Line ID generation circuit, 31
．． 70~75.78~80...Latch circuit, 3
3.34...Counter circuit, 53.54.55
・・・・・・Field memory circuit.

Claims (1)

【特許請求の範囲】 入力ビデオ信号をヘテロダイン処理及び再インターリー
ブ処理した後、順次メモリ回路に書き込むと共に、基準
信号にロックしたタイミングで順次読み出すことにより
、上記入力ビデオ信号の位相を上記基準信号の位相に同
期化するようになされたビデオ信号処理回路において、 上記基準信号のラインＩＤ信号に基づいて、上記メモリ
回路の遅延時間だけ上記基準信号から先行する先取した
ラインＩＤ信号を一時メモリ回路に格納した後、上記メ
モリ回路に格納した上記先取したラインＩＤ信号に基づ
いて、上記再インターリーブ処理した上記入力ビデオ信
号の位相を制御するようにした ことを特徴とするビデオ信号処理回路。[Claims] After the input video signal is subjected to heterodyne processing and re-interleaving processing, the phase of the input video signal is changed to the phase of the reference signal by sequentially writing it into a memory circuit and sequentially reading it out at a timing locked to the reference signal. In the video signal processing circuit, based on the line ID signal of the reference signal, a prefetched line ID signal that precedes the reference signal by a delay time of the memory circuit is temporarily stored in a memory circuit. The video signal processing circuit is characterized in that the phase of the re-interleaved input video signal is then controlled based on the prefetched line ID signal stored in the memory circuit.