JPS63227050A - Semiconductor memory device and manufacture thereof - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係わり、特に溝掘り型キャ
パシタの上に縦型ＭＯ５Ｉ−ランジスタを形成した半導
体記憶装置及びその製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, and in particular to a semiconductor memory device in which a vertical MO5I transistor is formed on a grooved capacitor, and its semiconductor memory device. Regarding the manufacturing method.
（従来の技術）
近年、半導体記憶装置の記憶容量は益々増大の一途を辿
り、４Ｍ、１６ＭビットのＤＲＡＭも試作開発されてい
る。この種の装置では、素子の微細化に伴いキャパシタ
容量が小さくなるので、キャパシタ面積を大きくするた
め゛に溝掘リキャパシタの技術を採用している。また、
溝掘り型キャパシタの上に縦型ＭＯ３）ランジスタを形
成して、素子占を面積の一層の縮小をはかったものも提
案されている（日経マイクロデバイス、 ８１３−３月
。(Prior Art) In recent years, the storage capacity of semiconductor memory devices has continued to increase, and prototypes of 4M and 16M bit DRAMs have also been developed. In this type of device, as the capacitance of the capacitor decreases as the device becomes smaller, trench recapacitor technology is employed to increase the area of the capacitor. Also,
It has also been proposed to form a vertical MO3 transistor on top of a grooved capacitor to further reduce the element area (Nikkei Microdevice, March 813).
９８５〜８７）。985-87).
しかしながら、この構造にあっては次のような問題があ
る。即ち、縦型ＭＯ３）ランジスタのゲート電極はドレ
イン領域で囲まれており、ゲート／ドレイン間のキャパ
シタンスが大きくなり、その結果動作速度が遅くなる。However, this structure has the following problems. That is, the gate electrode of the vertical MO3) transistor is surrounded by the drain region, which increases the capacitance between the gate and the drain, resulting in a slow operation speed.
また、ソース領域は溝の側壁に形成しなければならない
ので、ソース領域の形成に固相拡散法を用いる必要があ
り、その制御性が困難であり且つ製造工程が煩雑である
等の問題があった。Furthermore, since the source region must be formed on the sidewall of the trench, it is necessary to use a solid phase diffusion method to form the source region, which poses problems such as difficult control and a complicated manufacturing process. Ta.
（発明が解決しようとする問題点）
このように従来、溝堀り型キャパシタの上に縦型ＭＯＳ
トランジスタを形成した半導体記憶装置においては、ソ
ース領域の形成が困難であることと、動作速度が遅いと
云う問題があった。(Problem to be solved by the invention) In this way, conventionally, vertical MOS
A semiconductor memory device in which a transistor is formed has problems in that it is difficult to form a source region and its operating speed is slow.
本発明は上記事情を考慮してなされたもので、その目的
とするところは、ソース領域の形成が簡単で、且つゲー
ト／ドレイン間のキャパシタンスを小さくすることがで
き、製造工程の容易化及び動作速度の高速化をはかり得
る半導体記憶装置を提供することにある。The present invention has been made in consideration of the above circumstances, and its purpose is to simplify the formation of the source region, reduce the capacitance between the gate and the drain, facilitate the manufacturing process, and improve the operation. An object of the present invention is to provide a semiconductor memory device that can increase speed.
また、本発明の他の目的は、上記半導体記憶装置を簡易
に実現し得る半導体記憶装置の製造方法を提供すること
にある。Another object of the present invention is to provide a method for manufacturing a semiconductor memory device that can easily realize the semiconductor memory device described above.
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、溝の途中に段差平面部を設けることに
より、ソース領域をイオン注入等により形成すると共に
、ソース・ドレイン領域をゲート電極の周囲の一部に形
成することにある。[Structure of the Invention] (Means for Solving the Problems) The gist of the present invention is to form a source region by ion implantation or the like by providing a step plane part in the middle of a groove, and to form a source region by a gate. It is formed in a part of the periphery of the electrode.
即ち本発明は、溝掘り型キャパシタの上に縦型ＭＯＳト
ランジスタを形成してなる半導体記憶装置において、半
導体基板に設けられた途中に段差平面部を有する溝部と
、この溝部の段差平面部よりも深い位置に第１の絶縁膜
を介して埋込まれたキャパシタ電極と、前記溝部の段差
平面部に形成されたソース領域と、前記基板表面に選択
的に形成されたドレイン領域と、前記キャパシタ電極上
の溝部内に第２の絶縁膜を介して埋込まれたゲート電極
とを設けるようにしたものである。That is, the present invention provides a semiconductor memory device in which a vertical MOS transistor is formed on a grooved capacitor, and a groove portion provided in a semiconductor substrate having a stepped flat portion in the middle, and a capacitor electrode buried in a deep position via a first insulating film, a source region formed in a step plane part of the trench, a drain region selectively formed on the surface of the substrate, and the capacitor electrode. A gate electrode is provided in the upper groove portion with a second insulating film interposed therebetween.
また本発明は、上記構造の半導体記憶装置の製造方法に
おいて、半導体基板に溝部を形成すると共にこの溝部の
途中に段差平面部を形成したのち、前記溝部の段差平面
部よりも深い位置に第１の絶縁膜を介してキャパシタ電
極を埋込み、次いでイオン注入により前記基板の表面の
一部及び段差平面部に不純物をドープしてソース・ドレ
イン領域を形成し、しかるのち前記溝部に第２の絶縁膜
を介してゲート電極を埋込むようにした方法である。The present invention also provides a method for manufacturing a semiconductor memory device having the above structure, in which a groove is formed in a semiconductor substrate and a step plane part is formed in the middle of the groove, and then a first step is formed at a position deeper than the step plane part of the groove. A capacitor electrode is buried through the insulating film, then impurities are doped into a part of the surface of the substrate and the step plane part by ion implantation to form a source/drain region, and then a second insulating film is buried in the groove part. This method involves embedding the gate electrode through the gate electrode.
（作用）
本発明によれば、ソース領域が溝部の側壁でなく段差平
面部に形成されることになるので、ソース領域の形成に
固相拡散等を用いる必要なく、イオン注入で容易に形成
することができる。しかも、ドレイン領域がゲート電極
の周囲の一部に形成されるので、ゲート／ドレイン間の
キャパシタンスを小さくすることができ、これにより動
作速度が遅くなる等の不都合を避けることが可能となる
。(Function) According to the present invention, the source region is formed not on the side wall of the trench but on the stepped flat part, so there is no need to use solid phase diffusion etc. to form the source region, and the source region can be easily formed by ion implantation. be able to. Furthermore, since the drain region is formed in a part of the periphery of the gate electrode, the capacitance between the gate and the drain can be reduced, thereby making it possible to avoid problems such as slowing down the operating speed.
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。(Example) Hereinafter, details of the present invention will be explained with reference to illustrated embodiments.
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図である。この装置は、溝堀り型キャ
パシタの上に縦型ＭＯＳトランジスタを形成して、１ト
ランジスタ／１キャパシタのＤＲＡＭセルを構成したも
のである。FIG. 1 is a sectional view showing a schematic structure of a semiconductor memory device according to an embodiment of the present invention. In this device, a vertical MOS transistor is formed on a trench type capacitor to constitute a one transistor/one capacitor DRAM cell.
図中１１はｐ＋型Ｓｉ基板であり、この基板１１上には
ｐ−型エピタキシャル層１２が成長形成されている。エ
ピタキシャル成長層１２には基板１１に達する溝部１３
が形成されており、この溝部工３の途中には段差平面部
１３ａが形成されている。溝部１３の段差平面部１３ａ
よりも低い位置には第１のゲート酸化膜１４を介してキ
ャパシタ電極１５が埋込まれている。段差平面部１３ａ
にはイオン注入によりソース領域が形成され、溝部１３
の開口周辺のエピタキシャル層１２の一部にはイオン注
入によりドレイン領域１７が形成されている。また、溝
部１３内には第２のゲート酸化膜１８を介してゲート電
極１９が埋込まれている。なお、図中２０は素子分離用
酸化膜を示している。In the figure, reference numeral 11 denotes a p+ type Si substrate, on which a p- type epitaxial layer 12 is grown. The epitaxial growth layer 12 has a groove 13 that reaches the substrate 11.
is formed, and a step plane part 13a is formed in the middle of this groove part 3. Step plane portion 13a of groove portion 13
A capacitor electrode 15 is buried at a lower position with a first gate oxide film 14 interposed therebetween. Step plane part 13a
A source region is formed by ion implantation in the groove portion 13.
A drain region 17 is formed in a part of the epitaxial layer 12 around the opening by ion implantation. Furthermore, a gate electrode 19 is buried in the trench 13 with a second gate oxide film 18 interposed therebetween. Note that 20 in the figure indicates an oxide film for element isolation.
この構造では、ソース・ドレイン領域１６゜１７及びゲ
ート電極１９が縦型ＭＯＳ）ランジスタ２１を形成し、
キャパシタ電極１４とこれに対向するｐ十型Ｓｉ基板１
１とが溝掘り型キャパシタ２２を形成している。そして
、ソース領域１６とキャパシタ電極１５はその間の酸化
膜１４を除去することによって接触している。なお、ト
ランジスタ２１のドレイン領域１７は第２図に示す如く
ビット線２３に接続され、ゲート電極１９がワード線２
４に接続されるものとなっている。In this structure, the source/drain regions 16 and 17 and the gate electrode 19 form a vertical MOS transistor 21,
Capacitor electrode 14 and p-type Si substrate 1 facing it
1 form a grooved capacitor 22. The source region 16 and the capacitor electrode 15 are brought into contact by removing the oxide film 14 between them. Note that the drain region 17 of the transistor 21 is connected to the bit line 23 as shown in FIG. 2, and the gate electrode 19 is connected to the word line 2.
4.
次に、上記構造のメモリセルの製造方法について、第３
図を参照して説明する。Next, we will discuss the third method for manufacturing a memory cell having the above structure.
This will be explained with reference to the figures.
まず、第３図（ａ）に示す如く、ｐ中型Ｓｔ基板１１上
にＬＰＥ法を用いてｐ−型エピタキシャル層１２を成長
形成する。続いて、ＬＯＣＯ８法により素子分離用の酸
化膜２０を形成し、その後全面にＣＶＤ−５ｉ０２膜３
１を堆積する。First, as shown in FIG. 3(a), a p-type epitaxial layer 12 is grown on a p-type medium-sized St substrate 11 using the LPE method. Next, an oxide film 20 for element isolation is formed by the LOCO8 method, and then a CVD-5i02 film 3 is formed on the entire surface.
Deposit 1.
次いで、第３図（ｂ）に示す如く、所望のパターンにレ
ジストマスク３２を形成し、ＲＩＥ法により溝形成のた
めの選択エツチングを行う。このときのエツチング深さ
は、次の工程におけるエツチングにより溝部１３の底部
が基板１１内に位置するように決定すればよい。次いで
、第３図（Ｃ）に示す如く、広い開口部を持つレジスト
マスク３３を付は直し、ＲＩＥ法により再度溝部１３の
形成のための選択エツチングを行う。これにより、溝部
１３の底部が基板１１内に達し、エピタキシャル層１２
内に段差平面部１３ａが形成されることになる。Next, as shown in FIG. 3(b), a resist mask 32 is formed in a desired pattern, and selective etching is performed to form grooves by RIE. The etching depth at this time may be determined so that the bottom of the groove 13 is located within the substrate 11 by etching in the next step. Next, as shown in FIG. 3C, the resist mask 33 having a wide opening is reattached, and selective etching is again performed to form the groove 13 by RIE. As a result, the bottom of the groove 13 reaches into the substrate 11, and the epitaxial layer 12
A stepped plane portion 13a is formed inside.
次いで、第３図（ｄ）に示す如く、レジストマスク３３
を除去したのち、熱酸化により溝部１３の壁面に第１の
ゲート酸化ＪＬ１１４を形成する。続いて、溝部１３内
にポリＳｉ膜からなるキャパシタ電極１５を埋込む。な
お、このキャパシタ電極１５の埋込み形成は、基板上の
全面にポリＳｉ膜を堆積したのち、エッチバックにより
溝部１３以外のポリＳｉ膜が除去されるまでエツチング
を行えばよい。次いで、第３図（ｅ）に示す如く、キャ
パシタ電極１５を溝部１３の段差平面部１３ａよりも深
い位置までエッチバックにより除去し、さらに露出した
酸化膜１４を除去する。次いで、第３図（ｆ）に示す如
く、再度溝部１３内にポリＳｉ膜を埋込み、このポリＳ
ｉ膜を段差平面部１３ａと面一となるまでエッチバック
する。これにより段差平面部１３ａに接する側壁の一部
がキャパシタ電極１５と接触することになる。Next, as shown in FIG. 3(d), a resist mask 33 is applied.
After removing the first gate oxide JL 114, a first gate oxide JL 114 is formed on the wall surface of the trench 13 by thermal oxidation. Subsequently, a capacitor electrode 15 made of a poly-Si film is buried in the trench 13. The capacitor electrode 15 may be buried by depositing a poly-Si film over the entire surface of the substrate and then performing etching until the poly-Si film other than the groove portion 13 is removed by etch-back. Next, as shown in FIG. 3(e), the capacitor electrode 15 is removed by etching back to a position deeper than the stepped plane portion 13a of the groove portion 13, and the exposed oxide film 14 is further removed. Next, as shown in FIG. 3(f), a poly-Si film is again buried in the groove 13, and this poly-Si film is
The i-film is etched back until it is flush with the stepped flat portion 13a. As a result, a part of the side wall in contact with the step plane portion 13 a comes into contact with the capacitor electrode 15 .
次いで、第３図（ｇ）に示す如く、５ｉ０２のエッチバ
ックにより、ＳｉＯ２膜３１を除去する。Next, as shown in FIG. 3(g), the SiO2 film 31 is removed by etching back 5i02.
このとき、溝部１３の左側では５ｉ０２膜厚が右側より
も厚いので、溝部１３の左側には５ｉ０２膜が残る。つ
まり、前記ＬＯＣＯ３法により形成した索子分離用酸化
膜２０のみを残存させる。次いで、第３図（ｈ）に示す
如く、砒素（Ａｓ”）を垂直にイオン注入し、ソース領
域１６及びドレイン領域１７を形成する。これにより、
ソース・ドレイン領域１６．１７は、容易且つ制御性良
く形成されることになる。なお、このとき砒素を垂直に
イオン注入するのは、チャネルとなる溝部１３の側壁に
砒素が注入されるのを防止するためである。At this time, since the 5i02 film is thicker on the left side of the groove 13 than on the right side, the 5i02 film remains on the left side of the groove 13. In other words, only the strand isolation oxide film 20 formed by the LOCO3 method is left. Next, as shown in FIG. 3(h), arsenic (As") is ion-implanted vertically to form a source region 16 and a drain region 17. As a result,
The source/drain regions 16 and 17 can be formed easily and with good controllability. Note that the reason why arsenic is ion-implanted vertically at this time is to prevent arsenic from being implanted into the side walls of the groove portion 13 that will become a channel.
これ以降は、溝部１３の壁面及び露出しているキャパシ
タ電極の表面を熱酸化して第２のゲート酸化膜１８を形
成したのち、溝部１３内にポリＳｉからなるゲート電極
１９を埋込むことにより、前記第１図に示す構造が実現
されることになる。After this, a second gate oxide film 18 is formed by thermally oxidizing the wall surface of the trench 13 and the surface of the exposed capacitor electrode, and then a gate electrode 19 made of poly-Si is buried in the trench 13. , the structure shown in FIG. 1 is realized.
かくして製造された本装置においては、溝掘り型キャパ
シタの上に縦型ＭＯＳトランジスタを積層した構造とな
り、索子占存面積を大幅に小さくすることができ、集積
度の向上に有効である。また、ソース領域１６が溝部１
３の段差平面部１３ａに形成されることから、ソース領
域１６の形成にイオン注入法を用いることができる。従
って、ソース領域形成のための不純物ドープの制御性を
良くすることができ、且つその製造工程の簡略化をはか
り得る。さらに、ドレイン領域１７をゲート電極１９の
周囲の一部に形成しているので、ゲート／ドレイン間の
キャパシタンスを小さくすることが可能であり、動作速
度の高速化をはかることができる。The device manufactured in this manner has a structure in which vertical MOS transistors are stacked on top of a trenched capacitor, and the area occupied by the cable can be significantly reduced, which is effective in improving the degree of integration. In addition, the source region 16 is located in the groove portion 1.
Since the source region 16 is formed in the step plane portion 13a of No. 3, the ion implantation method can be used to form the source region 16. Therefore, the controllability of impurity doping for forming the source region can be improved, and the manufacturing process can be simplified. Furthermore, since the drain region 17 is formed in a part of the periphery of the gate electrode 19, the capacitance between the gate and the drain can be reduced, and the operation speed can be increased.
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記溝部の形成工程としては、最初に開口
の大きな溝を形成し、この溝の底部の一部に更に深い溝
を形成するようにしてもよい。また、キャパシタ電極の
埋込みとソース・ドレイン領域の形成順序は実施例と逆
にすることも可能である。また、半導体基板は結晶基板
上にエピタキシャル層を形成したものに限らず、結晶基
板のみで代用することもできる。この場合、前記キャパ
シタ電極に対向する部分に基板と逆導電型の不純物導入
層を形成すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。Note that the present invention is not limited to the embodiments described above. For example, in the step of forming the groove portion, a groove with a large opening may be formed first, and a deeper groove may be formed in a part of the bottom of this groove. Further, the order of embedding the capacitor electrode and forming the source/drain regions can be reversed to that in the embodiment. Furthermore, the semiconductor substrate is not limited to one in which an epitaxial layer is formed on a crystal substrate, and only a crystal substrate can be used instead. In this case, an impurity-introduced layer of a conductivity type opposite to that of the substrate may be formed in a portion facing the capacitor electrode. In addition, various modifications can be made without departing from the gist of the present invention.
［発明の構成コ
以上詳述したように本発明によれば、溝部の途中に段差
平面部を形成したことにより、ソース領域をイオン注入
等の手法により簡易に形成することができ、さらにドレ
イン領域をゲート電極の周囲の一部に形成したことによ
り、ゲート／ドレイン間のキャパシタンスを小さくする
ことができる。従って、溝堀り型キャパシタの上に縦型
ＭＯＳトランジスタを形成した半導体記憶装置の動作速
度の高速化及び製造工程の簡略化をはかり得、その有用
性は絶大である。[Configuration of the Invention] As described in detail above, according to the present invention, by forming the step plane part in the middle of the groove part, the source region can be easily formed by a method such as ion implantation, and the drain region can be formed easily. By forming a part of the periphery of the gate electrode, the capacitance between the gate and the drain can be reduced. Therefore, it is possible to increase the operating speed and simplify the manufacturing process of a semiconductor memory device in which a vertical MOS transistor is formed on a grooved capacitor, and its usefulness is enormous.
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図、第２図は上記装置の回路構成図、
第３図は上記装置の製造工程を示す断面図である。
１１、・・ｐ千羽Ｓｔ基板、１２・・・ｐ−型エピタキ
シャル層、１３・・・溝部、１３ａ・・・段差平面部、
１４−０．第１のゲート酸化膜、１５・・・キャパシタ
電極、１６・・・ソース領域、１７・・・ドレイン領域
、１８・・・第２のゲート酸化膜、１９・・・ゲート電
極、２０・・・素子分離用酸化膜。
出願人代理人 弁理士 鈴江武彦
第１図
第２図FIG. 1 is a sectional view showing a schematic structure of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a circuit configuration diagram of the device,
FIG. 3 is a sectional view showing the manufacturing process of the above device. 11,...p Senba St substrate, 12...p-type epitaxial layer, 13... groove portion, 13a... step plane portion,
14-0. 1st gate oxide film, 15... Capacitor electrode, 16... Source region, 17... Drain region, 18... Second gate oxide film, 19... Gate electrode, 20... Oxide film for element isolation. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2
Claims (6)
る溝部と、この溝部の段差平面部よりも深い位置に第１
の絶縁膜を介して埋込まれたキャパシタ電極と、前記溝
部の段差平面部に形成されたソース領域と、前記基板表
面に選択的に形成されたドレイン領域と、前記キャパシ
タ電極上の溝部内に第２の絶縁膜を介して埋込まれたゲ
ート電極とを具備してなることを特徴とする半導体記憶
装置。(1) A groove portion provided in a semiconductor substrate having a stepped flat portion in the middle, and a first groove portion at a position deeper than the stepped flat portion of this groove portion.
a capacitor electrode embedded through an insulating film, a source region formed in the stepped plane part of the groove, a drain region selectively formed on the substrate surface, and a drain region in the groove above the capacitor electrode. A semiconductor memory device comprising a gate electrode buried through a second insulating film.
ていることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the capacitor electrode is in contact with the source region.
成されたものであることを特徴とする半導体記憶装置。(3) A semiconductor memory device, wherein the drain region is formed in a part of the periphery of the trench.
上に低濃度ドープの半導体エピタキシャル層を成長形成
したものであり、前記溝部は段差平面部が上記エピタキ
シャル層内にあり、且つ底部が半導体結晶基板内にある
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。(4) The substrate is formed by growing a lightly doped semiconductor epitaxial layer on a semiconductor crystal substrate doped with a high concentration of impurities, and the groove portion has a step plane portion within the epitaxial layer and a bottom portion of the semiconductor crystal substrate. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is located within a substrate.
ンジスタ／１キャパシタからなるＭＯＳ型のメモリセル
を構成するものであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。(5) The semiconductor memory device according to claim 1, wherein each of the electrodes and source/drain regions constitute a MOS type memory cell consisting of one transistor/one capacitor.
中に段差平面部を形成する工程と、前記溝部の段差平面
部よりも深い位置に第１の絶縁膜を介してキャパシタ電
極を埋込む工程と、イオン注入により前記基板の表面の
一部及び段差平面部に不純物をドープしてソース・ドレ
イン領域を形成する工程と、前記溝部に第２の絶縁膜を
介してゲート電極を埋込む工程とを含むことを特徴とす
る半導体記憶装置の製造方法。(6) A step of forming a groove in a semiconductor substrate and a step plane part in the middle of the groove, and a step of embedding a capacitor electrode at a position deeper than the step plane part of the groove through a first insulating film. a step of doping impurities into a part of the surface of the substrate and the step plane part by ion implantation to form a source/drain region; and a step of embedding a gate electrode in the groove part through a second insulating film. A method of manufacturing a semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061968A JPH07112047B2 (en) | 1987-03-17 | 1987-03-17 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061968A JPH07112047B2 (en) | 1987-03-17 | 1987-03-17 | Semiconductor memory device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227050A true JPS63227050A (en) | 1988-09-21 |
| JPH07112047B2 JPH07112047B2 (en) | 1995-11-29 |
Family
ID=13186485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061968A Expired - Lifetime JPH07112047B2 (en) | 1987-03-17 | 1987-03-17 | Semiconductor memory device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112047B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011619A1 (en) * | 1989-03-23 | 1990-10-04 | Grumman Aerospace Corporation | Single trench mosfet-capacitor cell for analog signal processing |
| US5053350A (en) * | 1989-03-23 | 1991-10-01 | Grumman Aerospace Corporation | Method of making trench MOSFET capacitor cell for analog signal processing |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| JPH04233272A (en) * | 1990-06-28 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | Dluble-trench semiconductor memory structure and its manufacture |
| US5376576A (en) * | 1992-11-19 | 1994-12-27 | Hyundai Electronics Industries Co., Ltd. | Method for the insulation of polysilicon film in semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (en) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS63179567A (en) * | 1987-01-21 | 1988-07-23 | Nec Corp | Manufacture of semiconductor storage device |
-
1987
- 1987-03-17 JP JP62061968A patent/JPH07112047B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (en) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS63179567A (en) * | 1987-01-21 | 1988-07-23 | Nec Corp | Manufacture of semiconductor storage device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011619A1 (en) * | 1989-03-23 | 1990-10-04 | Grumman Aerospace Corporation | Single trench mosfet-capacitor cell for analog signal processing |
| US5053350A (en) * | 1989-03-23 | 1991-10-01 | Grumman Aerospace Corporation | Method of making trench MOSFET capacitor cell for analog signal processing |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| JPH04233272A (en) * | 1990-06-28 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | Dluble-trench semiconductor memory structure and its manufacture |
| US5376576A (en) * | 1992-11-19 | 1994-12-27 | Hyundai Electronics Industries Co., Ltd. | Method for the insulation of polysilicon film in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112047B2 (en) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |