JPS63222536A - Speed converting circuit - Google Patents
Speed converting circuitInfo
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- JPS63222536A JPS63222536A JP62055155A JP5515587A JPS63222536A JP S63222536 A JPS63222536 A JP S63222536A JP 62055155 A JP62055155 A JP 62055155A JP 5515587 A JP5515587 A JP 5515587A JP S63222536 A JPS63222536 A JP S63222536A
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
高速データをメモリに書込むライトアドレス信号と、低
速データとして読出すリードアドレス信号とを同一のカ
ウンタから発生させて、ライトアドレス信号とリードア
ドレス信号との位相ずれをなくし、低速データをエラス
テックメモリを用いて低速データ側のタイミングに合わ
せるようにしたものである。[Detailed Description of the Invention] [Summary] A write address signal for writing high-speed data into a memory and a read address signal for reading out low-speed data are generated from the same counter, and the phase of the write address signal and read address signal is adjusted. This eliminates the misalignment and uses elastic memory to synchronize the low-speed data with the timing of the low-speed data.
本発明は、高速データを低速データに変換する速度変換
回路に関するものである。The present invention relates to a speed conversion circuit that converts high speed data to low speed data.
無線データ通信方式に於いては、例えば、ＴＤＭＡ （
Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃ
ｃｅｓｓ）方式を用いて周波数の有効利用が図られてい
る。その場合には、多重分離した受信データは、バース
ト高速データであるから、端末側へ転送する為に、低速
データに変換する必要がある。このような高速データを
低速データに変換する為の速度変換回路の動作を安定化
し且つ経済化することが要望されている。In wireless data communication systems, for example, TDMA (
Time Division Multiple Ac
Effective use of frequencies is being attempted using the cess system. In that case, since the demultiplexed received data is burst high-speed data, it is necessary to convert it to low-speed data in order to transfer it to the terminal side. There is a demand for stabilizing and economical operation of speed conversion circuits for converting such high-speed data into low-speed data.
従来のバースト高速データを低速データに変換する速度
変換回路は、例えば、第３図に示す構成を有するもので
あり、１１．１２は第１．第２のランダムアクセスメモ
リ （ＲＡＭ） 、１３．１４は第１．第２のカウンタ
、１５はモードセレクタ、１６はインバータ、１７は位
相監視制御回路、１８は分周回路（１／ｎ） 、１９は
位相比較器、２０は低域フィルタ、２１は電圧制御発振
器（ＶＣｏ）、２２は分周回路（１／ｒｎ） 、２３は
高速データの入力端子、２４は低速データの出力端子、
２５はクロックｊ言号の入力端子である。A conventional speed conversion circuit for converting burst high-speed data into low-speed data has, for example, the configuration shown in FIG. The second random access memory (RAM), 13.14, is the first. 2nd counter, 15 is a mode selector, 16 is an inverter, 17 is a phase monitoring control circuit, 18 is a frequency dividing circuit (1/n), 19 is a phase comparator, 20 is a low-pass filter, 21 is a voltage controlled oscillator ( 22 is a frequency dividing circuit (1/rn), 23 is a high-speed data input terminal, 24 is a low-speed data output terminal,
25 is an input terminal for the clock j word.
例えば、受信ＴＤＭＡ信号から自局割当てのタイムスロ
ットから分離された１６゜３８４ Ｍ ｂ ／ ｓのバ
ースト高速データを、８０ Ｋ ｂ ／ ｓの低速デー
タに変換する場合、バースト高速データは、例えば、８
ビット並列に変換されて入力端子２３に加えられる。For example, when converting 16°384 Mb/s burst high-speed data separated from the time slot assigned to the own station from the received TDMA signal to 80 Kb/s low-speed data, the burst high-speed data is, for example, 80 Kb/s low-speed data.
The data is converted into bit parallel data and applied to the input terminal 23.
又モードセレクタ１５は、第１のカウンタ１３からの信
号に従ってモード信号ＭＤを出力するもので、例えば、
′１”をライトモード、′０”をリードモードとすると
、モード信号ＭＤを“１”とした時に、第１のランダム
アクセスメモリ１１はライトモード、第２のランダムア
クセスメモリ１２はインバータ１６により反転されたモ
ード信号ＭＤが加えられるのでリードモードとなる。そ
して、第１のカウンタ１３からのライトアドレス（１を
号ＷＡＤｔ−第１のランダムアクセスメモリ１１に加え
ると共に、第２のカウンタ１４からのリードアドレス信
号ＲＡＤを第２のランダムアクセスメモリ１２に加える
。又モード信号ＭＤを“０”とした時に、第１のランダ
ムアクセスメモリ１１はリードモード、第２のランダム
アクセスメモリ１２はライトモードとなり、第１のカウ
ンタ１３からのライトアドレス信号ＷＡＤを第２のラン
ダムアクセスメモリ１２に加えると共に、第２のカウン
タ１４からのリードアドレス信号ＲＡＤを第１のランダ
ムアクセスメモリ１１に加える。Further, the mode selector 15 outputs a mode signal MD according to the signal from the first counter 13, and for example,
If '1' is the write mode and '0' is the read mode, when the mode signal MD is set to '1', the first random access memory 11 is in the write mode and the second random access memory 12 is inverted by the inverter 16. Since the mode signal MD is applied, the read mode is set. Then, the write address (1) from the first counter 13 is added to the number WADt - the first random access memory 11, and the read address signal RAD from the second counter 14 is added to the second random access memory 12. Further, when the mode signal MD is set to "0", the first random access memory 11 is in the read mode, the second random access memory 12 is in the write mode, and the write address signal WAD from the first counter 13 is transferred to the second random access memory 11. At the same time, the read address signal RAD from the second counter 14 is added to the first random access memory 11.
入力端子２５には、１６．３８４ Ｍ ｂ ／ ｓのバ
ースト高速データに同期した高速クロック信号が加えら
れ、カウンタ１３はこのクロック信号をカウントしてラ
イトアドレス信号ＷＡＤを出力する。A high-speed clock signal synchronized with burst high-speed data of 16.384 Mb/s is applied to the input terminal 25, and the counter 13 counts this clock signal and outputs a write address signal WAD.
又分周回路１８、位相比較器１９、低域フィルタ２０、
電圧制御発振器２１及び分周回路２２によりＰＬＬ （
位′相同期ループ）回路が構成され、高速クロック信号
に位相同期し、低速データの速度の８０ Ｋ ｂ ／
ｓの低速クロック信号が出力されて、カウンタ１４に加
えられる。カウンタ１４はこの低速のクロック信号をカ
ウントしてリードアドレス信号ＲＡＤを出力する。Also, a frequency dividing circuit 18, a phase comparator 19, a low-pass filter 20,
PLL (
A phase-locked loop (phase-locked loop) circuit is constructed that is phase-locked to a high-speed clock signal and is capable of processing data at a speed of 80 Kb/s at a low-speed data rate.
A slow clock signal of s is output and added to the counter 14. The counter 14 counts this low-speed clock signal and outputs a read address signal RAD.
従って、第１のランダムアクセスメモリ１１をライトモ
ードとして、第１のカウンタ１３からのライトアドレス
信号ＷＡＤに従ってバースト高速データを書込み、第２
のランダムアクセスメモリ１２をリードモードとして、
第２のカウンタ１４からのリードアドレス信号ＲＡＤに
従って既に書込まれているバースト高速データを読出し
て、低速データに変換し、次の周期には、第１のランダ
ムアクセスメモリ１１をリードモード、第２のランダム
アクセスメモリ１２をライトモードとし、入力端子２３
に加えられたバースト高速データを低速データに変換し
て出力端子２４から出力するものである。Therefore, the first random access memory 11 is set to write mode, burst high-speed data is written in accordance with the write address signal WAD from the first counter 13, and the second
With the random access memory 12 in read mode,
According to the read address signal RAD from the second counter 14, the already written burst high-speed data is read and converted to low-speed data, and in the next cycle, the first random access memory 11 is set to the read mode, The random access memory 12 is set to write mode, and the input terminal 23 is set to write mode.
The burst high-speed data added to the output terminal 24 is converted into low-speed data and outputted from the output terminal 24.
この時、ＰＬＬ回路の温度変化等により、低速クロック
信号の位相ずれが大きくなると、リードモードのランダ
ムアクセスメモリからデータを続出している途中で、モ
ードセレクタ１５によるモード切替えが行われてデータ
が消失することがある。それを防止する為に、位相監視
制御回路１７を設けている。この位相監視制御回路１７
は、例えば、第１のカウンタ１３からの一定周期のウィ
ンド信号内に、第２のカウンタ１４からの一定周期のキ
ャリー信号等の位相判定信号が出力されるか否か監視、
ウィンド信号内に位相判定信号が出力されない場合は、
第２のカウンタ１４を強制的にリセットして、位相判定
信号がウィンド信号内に出力されるように制御するもの
である。At this time, if the phase shift of the low-speed clock signal becomes large due to a temperature change in the PLL circuit, the mode selector 15 switches the mode while data is being continuously output from the random access memory in the read mode, and the data is lost. There are things to do. In order to prevent this, a phase monitoring control circuit 17 is provided. This phase monitoring control circuit 17
For example, monitors whether a phase determination signal such as a constant cycle carry signal from the second counter 14 is output within a constant cycle window signal from the first counter 13;
If the phase judgment signal is not output within the wind signal,
The second counter 14 is forcibly reset and controlled so that the phase determination signal is output within the window signal.
前述のように、従来の速度変換回路は、バースト高速デ
ータをランダムアクセスメモリに書込む為のライトアド
レス信号ＷＡＤを発生する第１のカウンタ１３と、書込
まれたデータを低速で読出す為のリードアドレス信号Ｒ
ＡＤを発生する第２のカウンタ１４とを設けて、第１の
カウンタ１３を基準に、ランダムアクセスメモリ１１．
１２のモード切替えを制御するものであるから、ＰＬＬ
回路を用いているとしても、第１と第２のカウンタ１３
．１４の位相を監視して、所定位相内となるように制御
する位相監視制御回路１７等を必要とするものであった
。As mentioned above, the conventional speed conversion circuit includes a first counter 13 that generates a write address signal WAD for writing burst high-speed data into a random access memory, and a first counter 13 that generates a write address signal WAD for writing burst high-speed data into a random access memory, and a first counter 13 for reading the written data at a low speed. Read address signal R
A second counter 14 that generates an AD is provided, and the random access memory 11 .
Since it controls the mode switching of 12, the PLL
Even if a circuit is used, the first and second counters 13
．． 14 and requires a phase monitoring control circuit 17 and the like to control the phase so that the phase falls within a predetermined phase.
この位相監視制御回路１７は、比較的構成が複雑である
から、速度変換回路が高価となる欠点があった。Since the phase monitoring control circuit 17 has a relatively complicated configuration, it has the disadvantage that the speed conversion circuit is expensive.
本発明は、簡単な構成で、且つ安定に高速データを低速
データに変換することを目的とするものである。An object of the present invention is to stably convert high-speed data to low-speed data with a simple configuration.
本発明の速度変換回路は、ランダムアクセスメモリのラ
イトアドレスとリードアドレスとを同一のカウンタから
発生させ、エラステックメモリにより低速側のタイミン
グに一致させるものであり、第１図を参照して説明する
。The speed conversion circuit of the present invention generates a write address and a read address of a random access memory from the same counter, and uses an elastic memory to match the timing on the lower speed side, and will be explained with reference to FIG. .
交互にデータの書込み読出しを行う第１．第２のランダ
ムアクセスメモリ１．２と、これらの第１、第２のラン
ダムアクセスメモリ１．２のライトアドレス信号ＷＡＤ
とリードアドレス信号ＲＡＤとを発生する第１０カウン
タ３と、この第１のカウンタ３からのライトアドレス信
号ＷＡＤとリードアドレス信号ＲＡＤとを選択して第１
．第２のランダムアクセスメモリ１．２に加えるモード
セレクタ４と、リードアドレス信号ＲＡＤに従ってラン
ダムアクセスメモリ１．２から読出されたデータを第１
のカウンタ３からのライトタイミング信号ＷＴによって
書込むエラステックメモリ５と、このエラステックメモ
リ５からデータを読出す為のリードタイミング信号ＲＴ
を発生する第２のカウンタ６とを備えたものである。The first one alternately writes and reads data. Write address signal WAD of the second random access memory 1.2 and these first and second random access memories 1.2
A tenth counter 3 that generates a read address signal RAD and a write address signal WAD from this first counter 3 and a read address signal RAD are selected and a first
．． The mode selector 4 adds the data read from the random access memory 1.2 to the second random access memory 1.2 in accordance with the read address signal RAD.
The elastic memory 5 is written using the write timing signal WT from the counter 3, and the read timing signal RT is used to read data from the elastic memory 5.
, and a second counter 6 that generates .
高速データをランダムアクセスメモリ１，２に書込む為
のライトアドレス信号ＷＡＤと、低速データに変換する
為のリードアドレス信号ＲＡＤとを、第１のカウンタ３
から発生させることにより、ライトアドレス信号ＷＡＤ
とリードアドレス信号ＲＡＤとの位相関係は常に所定の
同期状態となる。又高速データと低速データとの速度比
が整数比でない場合は、第１のカウンタ３に於けるリー
ドアドレス信号ＲＡＤの発生を、分周パルスの挿脱やカ
ウント内容の選択等により行うものであるから、完全に
一定のタイミングではないことになる。A write address signal WAD for writing high-speed data into the random access memories 1 and 2 and a read address signal RAD for converting into low-speed data are sent to the first counter 3.
By generating the write address signal WAD from
The phase relationship between the read address signal RAD and the read address signal RAD is always in a predetermined synchronous state. If the speed ratio between high-speed data and low-speed data is not an integer ratio, the read address signal RAD in the first counter 3 is generated by inserting/removing a frequency division pulse, selecting the count contents, etc. Therefore, the timing is not completely constant.
そこで、エラス・チックメモリ５に一旦低速データを書
込み、低速側のクロック信号に同期した第２のカウンタ
６からのリードタイミング信号ＲＴによってエラステッ
クメモリ５からデータを読出して、低速側のクロック信
号に同期した低速データに変換するものである。Therefore, low-speed data is once written into the elastic memory 5, and then read from the elastic memory 5 using the read timing signal RT from the second counter 6 synchronized with the low-speed clock signal. This converts the data into synchronized low-speed data.
以下図面を参照して本発明の実施例について詳細に説明
する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の実施例のブロック図であり、前述のよ
うに、第１．第２のランダムアクセスメモリ （ＲＡＭ
）１．２と、第１．第２のカウンタ３．６と、モードセ
レクタ４と、エラステックメモリ５とを備えている。又
７はインバータ、８は入力端子、９は出力端子、ＷＡＤ
はライトアドレス信号、ＲＡＤはリードアドレス信号、
ＭＤはモード信号、ＷＴはライトタイミング信号、ＲＴ
はリードタイミング信号である。FIG. 1 is a block diagram of an embodiment of the present invention, and as described above, the first . Second random access memory (RAM
) 1.2 and 1. It includes a second counter 3.6, a mode selector 4, and an elastic memory 5. Also, 7 is an inverter, 8 is an input terminal, 9 is an output terminal, WAD
is the write address signal, RAD is the read address signal,
MD is mode signal, WT is write timing signal, RT
is the read timing signal.
高速データをランダムアクセスメモリ１．２に書込む為
のライトアドレス信号ＷＡＤと、書込まれたデータを読
出す為のリードアドレス信号ＲＡＤとを、第１のカウン
タ３から出力するものであり、高速データに同期した高
速クロック信号をカウントして、ライトアドレス信号Ｗ
ＡＤを形成し、又高速データと低速データとの速度比に
対応して選定されたカウント出力によりリードアドレス
信号ＲＡＤを形成する。このリードアドレス信号ＲＡＤ
に同期したライトタイミングＷＴを出力してエラステッ
クメモリ５に加える。又高速データと低速データとの速
度比が整数比でない場合は、例えば、低速側のカウント
パルスの挿脱、或いはカウント出力段の選択等により、
リードアドレス信号ＲＡＤを形成することができる。The first counter 3 outputs a write address signal WAD for writing high-speed data into the random access memory 1.2 and a read address signal RAD for reading the written data. The write address signal W is counted by counting high-speed clock signals synchronized with the data.
A read address signal RAD is formed by a count output selected in accordance with the speed ratio of high-speed data and low-speed data. This read address signal RAD
A write timing WT synchronized with is output and added to the elastic memory 5. If the speed ratio between high-speed data and low-speed data is not an integer ratio, for example, by inserting/removing count pulses on the low-speed side or selecting the count output stage, etc.
A read address signal RAD can be formed.
モードセレクタ４は、カウンタ３からの一定周期の信号
に従ってモード信号ＭＤを出力する。ライトモードを示
す“１”のモード信号ＭＤを出力した時は、ライトアド
レス信号ＷＡＤを第１のランダムアクセスメモリ１に加
え、リードアドレス信号ＲＡＤを第２のランダムアクセ
スメモリ２に加える。又リードモードを示す“０″のモ
ード信号ＭＤを出力した時は、ライトアドレス信号ＷＡ
Ｄを第２のランダムアクセスメモリ２に加え、リードア
ドレス信号ＲＡＤを第１のランダムアクセスメモリ１に
加える。°それによって、高速データが第１のランダム
アクセスメモリｌに書込まれている時に、第２のランダ
ムアクセスメモリ２から低速データが読出され、又第１
のランダムアクセスメモリ１から低速データが読出され
ている時に、第２のランダムアクセスメモリ２に高速デ
ータが書込まれる。Mode selector 4 outputs mode signal MD in accordance with a constant cycle signal from counter 3. When the mode signal MD of "1" indicating the write mode is output, the write address signal WAD is applied to the first random access memory 1 and the read address signal RAD is applied to the second random access memory 2. Also, when the mode signal MD of "0" indicating the read mode is output, the write address signal WA is output.
D to the second random access memory 2 and read address signal RAD to the first random access memory 1. °Thereby, when high-speed data is being written to the first random-access memory l, low-speed data is read from the second random-access memory 2, and
While low speed data is being read from the second random access memory 1, high speed data is written to the second random access memory 2.
第２図は本発明の実施例の動作説明図であり、（ａ）は
ＴＤＭＡ信号から分離されたｎビット構成のバースト高
速データを示し、ライトモードのランダムアクセスメモ
リ１．２にライトアドレス信号ＷＡＤに従って書込まれ
る。そして、リードモードのランダムアクセスメモリ１
．２からリードアドレス信号ＲＡＤに従って読出される
。この時、高速データと低速データとの速度比が整数比
でないと、第２図のｔｂ）に誇張して示すように、一定
時間幅でないデータ１〜ｎが読出される。即ち、（ａ）
に示すバースト高速データが、（ｂ）に示す低速データ
に変換されるが、一定速度ではない低速データとなる。FIG. 2 is an explanatory diagram of the operation of the embodiment of the present invention, in which (a) shows n-bit burst high-speed data separated from the TDMA signal, and the write address signal WAD is sent to the random access memory 1.2 in the write mode. written according to. Then, read mode random access memory 1
．． 2 is read out according to read address signal RAD. At this time, if the speed ratio between the high-speed data and the low-speed data is not an integer ratio, data 1 to n that do not have a constant time width are read out, as shown exaggeratedly in tb) of FIG. 2. That is, (a)
The burst high-speed data shown in (b) is converted to the low-speed data shown in (b), but the data is not at a constant speed.
この（ｂ）に示す低速データがエラステックメモリ５に
加えられ、第１のカウンタ３からのライトタイミング信
号ＷＴによって書込まれる。そして、低速データ側の低
速クロック信号をカウントする第２のカウンタ６からの
リードタイミング信号ＲＴに従って読出される。即ち、
第２図の（ｅ）に示すリードタイミング信号ＲＴに従っ
てエラステックメモリ５から低速データが読出されるか
ら、（ｄ）に示すように、一定速度の低速データとなる
。従って、高速データと低速データとの速度比が整数比
でない場合でも、高速データを一定速度の低速データに
変換することができる。The low-speed data shown in (b) is added to the elastic memory 5 and written in accordance with the write timing signal WT from the first counter 3. Then, it is read out in accordance with the read timing signal RT from the second counter 6 that counts the low-speed clock signal on the low-speed data side. That is,
Since low-speed data is read from the elastic memory 5 according to the read timing signal RT shown in FIG. 2(e), the low-speed data is at a constant speed as shown in FIG. 2(d). Therefore, even if the speed ratio between high speed data and low speed data is not an integer ratio, high speed data can be converted to low speed data at a constant speed.
このエラステックメモリ５は、リードアドレス信号ＲＡ
Ｄのタイミングと、低速データ側のタイミングとのずれ
を吸収するものであるから、僅かのビット数の容量で済
むものである。This elastic memory 5 has a read address signal RA.
Since it absorbs the difference between the timing of D and the timing of low-speed data, it only requires a small number of bits of capacity.
以上説明したよ−うに、本発明は、高速データをランダ
ムアクセスメモリ１．２に書込むライトアドレス信号Ｗ
ＡＤと、書込まれたデータを読出すリードアドレスＲ，
ＡＤとを第１のカウンタ３から発生させるものであるか
ら、ライトアドレス信号ＷＡＤとリードアドレス信号Ｒ
ＡＤとの位相関係を正しく維持する為の位相監視制御回
路等を必要としないことになり、簡単な構成となる利点
がある。As explained above, the present invention provides a write address signal W for writing high-speed data into the random access memory 1.2.
AD, read address R for reading written data,
AD is generated from the first counter 3, so the write address signal WAD and the read address signal R
This eliminates the need for a phase monitoring control circuit or the like to maintain a correct phase relationship with the AD, and has the advantage of a simple configuration.
又ランダムアクセスメモリ１，２から読出された低速デ
ータをエラステックメモリ５に加えて、低速データ側の
クロック信号に同期して読出すものであるから、高速デ
ータと低速データとの速度比が大きく且つ整数比でない
場合でも、安定に低速データ側のタイミングに合わせた
低速データを出力することができる利点がある。Also, since the low-speed data read from the random access memories 1 and 2 is added to the elastic memory 5 and read out in synchronization with the clock signal on the low-speed data side, the speed ratio between high-speed data and low-speed data is large. Moreover, even if the ratio is not an integer ratio, there is an advantage that low-speed data can be stably output in accordance with the timing of the low-speed data side.
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作説明図、第３図は従来例のブロック図で
ある。
１．２は第１及び第２のランダムアクセスメモリ （Ｒ
ＡＭ） 、４はモードセレクタ、３．６は第１及び第２
のカウンタ、５はエラステックメモリ、７はインバータ
、８は入力端子、９は出力端子、ＷＡＤはライトアドレ
ス信号、ＲＡＤはリードアドレス信号、ＭＤはモード信
号、ＷＴはライトタイミング信号、ＲＴはリードタイミ
ング信号である。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation of the embodiment of the present invention, and FIG. 3 is a block diagram of a conventional example. 1.2 is the first and second random access memory (R
AM), 4 is the mode selector, 3.6 is the first and second
counter, 5 is elastic memory, 7 is inverter, 8 is input terminal, 9 is output terminal, WAD is write address signal, RAD is read address signal, MD is mode signal, WT is write timing signal, RT is read timing It's a signal.
Claims (1)
ムアクセスメモリ（１、２）と、 該第１、第２のランダムアクセスメモリ（１、２）のラ
イトアドレス信号、リードアドレス信号及びライトタイ
ミング信号を発生する第１のカウンタ（３）と、 該第１のカウンタ（３）からのライトアドレス信号とリ
ードアドレス信号とを選択して前記第１、第２のランダ
ムアクセスメモリ（１、２）に加えるモードセレクタ（
４）と、 前記リードアドレス信号に従って読出されたデータを前
記第１のカウンタ（３）からのライトタイミング信号に
よって書込むエラステックメモリ（５）と、 該エラステックメモリ（５）からデータを読出す為のリ
ードタイミング信号を発生する第２のカウンタ（６）と
を備えた ことを特徴とする速度変換回路。[Claims] First and second random access memories (1, 2) that alternately write and read data; write address signals for the first and second random access memories (1, 2); a first counter (3) that generates a read address signal and a write timing signal; and selects the write address signal and read address signal from the first counter (3) to perform the first and second random accesses. Mode selector () added to memory (1, 2)
4), an elastic memory (5) for writing data read according to the read address signal in accordance with a write timing signal from the first counter (3), and reading data from the elastic memory (5). 1. A speed conversion circuit comprising: a second counter (6) that generates a read timing signal for read timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055155A JPH0611129B2 (en) | 1987-03-12 | 1987-03-12 | Speed conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62055155A JPH0611129B2 (en) | 1987-03-12 | 1987-03-12 | Speed conversion circuit |
Publications (2)
| Publication Number | Publication Date |
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| JPS63222536A true JPS63222536A (en) | 1988-09-16 |
| JPH0611129B2 JPH0611129B2 (en) | 1994-02-09 |
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ID=12990856
Family Applications (1)
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|---|---|---|---|
| JP62055155A Expired - Lifetime JPH0611129B2 (en) | 1987-03-12 | 1987-03-12 | Speed conversion circuit |
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| Country | Link |
|---|---|
| JP (1) | JPH0611129B2 (en) |
-
1987
- 1987-03-12 JP JP62055155A patent/JPH0611129B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611129B2 (en) | 1994-02-09 |
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