JPS63211893A - Memory destruction detecting method for processing system of electronic exchange - Google Patents
Memory destruction detecting method for processing system of electronic exchangeInfo
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- 230000015654 memory Effects 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims description 46
- 230000006378 damage Effects 0.000 title abstract description 8
- 102100037182 Cation-independent mannose-6-phosphate receptor Human genes 0.000 description 22
- 101001028831 Homo sapiens Cation-independent mannose-6-phosphate receptor Proteins 0.000 description 22
- 101001038335 Homo sapiens Serine/threonine-protein kinase LMTK2 Proteins 0.000 description 10
- 102100040292 Serine/threonine-protein kinase LMTK2 Human genes 0.000 description 10
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000012423 maintenance Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000691459 Homo sapiens Serine/threonine-protein kinase N2 Proteins 0.000 description 1
- 102100026180 Serine/threonine-protein kinase N2 Human genes 0.000 description 1
- 238000012550 audit Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
マルチプロセッサ構成の電子交換システムにおいて、そ
れぞれのプロセッサ間のバンクアンプメモリ間のコンベ
アを行って再開処理プログラムの破壊を防ぎ、システム
再開不可のようなメモリ破壊を早期検出し、早期対策を
可能にする。[Detailed Description of the Invention] [Summary] In an electronic exchange system having a multiprocessor configuration, a conveyor is carried out between bank amplifier memories between each processor to prevent destruction of a restart processing program, and prevent memory destruction that would make it impossible to restart the system. This enables early detection and early countermeasures.
本発明はマルチプロセッサ構成の電子交換システムのメ
モリコンベア機能に関する。The present invention relates to a memory conveyor function of an electronic switching system having a multiprocessor configuration.
主プロセッサと複数の呼処理プロセッサとを備えたマル
チプロセッサ構成の電子交換システムでは、再開時間短
縮や障害装置の正常系からの早期切り離し等のために、
全プロセッサ共通にファイルメモリと呼ばれるバックア
ップメモリ内に同一のプログラムやデータを持つ。従っ
て、何らかの障害またはプログラムバグによる当該エリ
アの破壊は再開不可等の重大な問題を引き起こす可能性
がある。よって、前記バックアップメモリエリアのメモ
リ内容には特に高い信頼性が要求される。In an electronic switching system with a multiprocessor configuration that includes a main processor and multiple call processing processors, in order to shorten restart time and quickly disconnect faulty devices from the normal system,
All processors have the same programs and data in a backup memory called file memory. Therefore, destruction of the area due to some kind of failure or program bug may cause serious problems such as inability to restart. Therefore, the memory contents of the backup memory area are required to have particularly high reliability.
従来の主プロセッサと複数の呼処理プロセッサとを備え
たマルチプロセッサ構成の電子交換システムにおいて、
主プロセッサ（メインプロセッサ、略称ＭＰＲ）と呼処
理プロセッサ（コールプロセッサ、略称ＣＰＲ）にはそ
れぞれ主メモリ （メインメモリ、略称ＭＭ）とバック
アップメモリ （ファイルメモリ、略称ＦＭ）の２つの
記憶装置がある。そして、これら記憶装置の記憶内容は
、交換機使用中に何らかの原因で破壊される恐れがある
ので、定期的（例えば２４時間おき）に記憶比較（メモ
リコンベア）する必要がある。In an electronic switching system having a multiprocessor configuration including a conventional main processor and a plurality of call processing processors,
The main processor (main processor, abbreviated as MPR) and call processing processor (call processor, abbreviated as CPR) each have two storage devices: a main memory (main memory, abbreviated as MM) and a backup memory (file memory, abbreviated as FM). Since the stored contents of these storage devices may be destroyed for some reason while the exchange is in use, it is necessary to periodically (for example, every 24 hours) store comparisons (memory conveyor).
そこで、従来は前記記憶装置おいては以下のようなメモ
リコンベア方式が実行されている。Therefore, conventionally, the following memory conveyor system has been implemented in the storage device.
ｆｌｌ 主メモリＭＭ内の書き換え不可エリア（パー
マネントメモリ、略称ＰＭ）と、そのバックアップメモ
リＦＭの内容とのメモリコンベア（ＭＭａｕｄｉｔ）。fll A memory conveyor (MMaudit) of a non-rewritable area in the main memory MM (permanent memory, abbreviated as PM) and the contents of its backup memory FM.
： この方式では２４時間周期で書き換え不可エリアＰ
Ｍ部とそのアドレスに相当するバックアップメモリＦＭ
の内容を読み出してコンベアし、異なっている場合はそ
れぞれの内容を出力する。: With this method, the area P cannot be rewritten in 24-hour cycles.
Backup memory FM corresponding to part M and its address
The contents are read out and conveyed, and if they are different, the contents of each are output.
（２）二重化されたシステムのバックアップメモリのマ
スター系、スレーブ系それぞれの内容のコンベア。（Ｆ
Ｍ ａｕｄｉｔ）： この方式では２４時間周期で読
み出したマスター系、スレーブ系の両系のバックアップ
メモリＦＭの内容を比較し、異なっている場合はそれぞ
れの内容を出力する。(2) A conveyor for the contents of the master system and slave system of the backup memory of a duplicated system. (F
M audit): In this method, the contents of the backup memory FM of both the master system and the slave system read out at a 24-hour cycle are compared, and if they are different, the respective contents are output.
゛ところが、従来のメモリコンベア方式では、バンクア
ンプメモリＦＭにのみ存在するプログラム（オーバーレ
イ制御により起動される。）については、マスター系、
スレーブ系両系のバックアップメモリＦＭのコンベア機
能によるメモリ破壊チェックのみが提供されていたが、
何らかのソフトウェアバグまたはハードウェア障害によ
る両系破壊があった場合には、その検出が不可能である
という問題点がある。``However, in the conventional memory conveyor system, programs that exist only in the bank amplifier memory FM (started by overlay control) are transferred to the master system,
Only the memory corruption check using the conveyor function of the backup memory FM of both slave systems was provided.
If there is destruction of both systems due to some kind of software bug or hardware failure, there is a problem in that it is impossible to detect it.
特に、システム異常時に記憶装置の初期設定をして元の
状態に戻して正常動作をさせる再開処理プログラムを起
動するＥＭＧＰＲＣプログラムや、磁気テープ（略称Ｍ
Ｔ）をロードするための特殊なプログラムであるＢＯＯ
Ｔプログラム等は、バックアップメモリのみに存在しす
るので、もし破壊された場合は、初期プログラムロード
（略称ＩＰＬ）動作を行わない限りシステムの正常な動
作への復帰が不可能であり、この種の障害は早期検出し
ないとシステムが機能しなくなるという問題点がある。In particular, the EMGPRC program, which initializes the storage device in the event of a system error and starts a restart processing program that returns it to its original state and resumes normal operation, and the magnetic tape (abbreviated M)
BOO, a special program for loading T)
T programs, etc. exist only in the backup memory, so if they are destroyed, it is impossible to restore the system to normal operation unless you perform an initial program load (IPL) operation. The problem is that the system will no longer function if failures are not detected early.
なお、前記再開処理プログラムを起動するＥＭＧＰＲＣ
プログラムやＢＯＯＴプログラム等は、初期プログラム
ロード時に主プロセッサのバックアップメモリから呼処
理プロセッサのハックアップメモリに転送される。Note that the EMGPRC that starts the restart processing program
Programs, BOOT programs, etc. are transferred from the main processor's backup memory to the call processing processor's hack-up memory during initial program loading.
本発明の目的は前記従来のマルチプロセッサ構成の電子
交換システムにおける問題点を解消し、何らかのソフト
ウェアバグやハードウェア障害により主プロセッサ、も
しくは呼処理プロセッサの記憶装置の記憶内容に破壊が
生じたとしても、確実に障害箇所を検出することができ
る電子交換機の処理系の記憶破壊検出方法を提供するこ
とにある。An object of the present invention is to solve the above-mentioned problems in the conventional electronic switching system having a multiprocessor configuration, even if the storage contents of the main processor or the call processing processor's storage device are destroyed due to some software bug or hardware failure. An object of the present invention is to provide a method for detecting memory corruption in a processing system of an electronic exchange, which can reliably detect a fault location.
前記目的を達成する本発明の方法の原理ブロック図を第
１図に示す。A block diagram of the principle of the method of the present invention for achieving the above object is shown in FIG.
本発明による電子交換機の処理系の記憶破壊検出方法は
、主プロセッサ１と複数個、例えばＮ個の呼処理プロセ
ッサ２を備えたマルチプロセッサ構成の電子交換機の処
理系の記憶破壊検出方法であって、
主プロセッサ１は、所定時間毎にチャネル間接続袋Ｗ３
を介して各呼処理プロセッサ２にそのバックアップメモ
リ２ａの記憶内容の読み出しを実行させ、読み出された
記憶内容を受け取り、次いで主プロセッサ１は自己の同
じバックアップメモリ１ａの記憶内容を読み出し、読み
出した記憶内容と、全ての呼処理プロセッサ２のバック
アップメモリ２ａの記憶内容各個とを比較し、比較した
記憶内容に相違が検出された時は、主プロセッサ１は自
己および相違する呼処理プロセッサ２のバックアップメ
モ１月ａ＋２ａの記憶内容をメッセージにて出力するよ
うに構成されている。A method for detecting memory corruption in a processing system of an electronic exchange according to the present invention is a method for detecting memory corruption in a processing system of an electronic exchange having a multiprocessor configuration including a main processor 1 and a plurality of call processing processors 2, for example, N call processing processors. , the main processor 1 connects the channel connection bag W3 at predetermined time intervals.
The main processor 1 causes each call processing processor 2 to read the stored contents of its backup memory 2a through the main processor 1, and receives the read stored contents, and then the main processor 1 reads the stored contents of its own same backup memory 1a. The main processor 1 compares the memory contents with the respective memory contents of the backup memory 2a of all the call processing processors 2, and when a difference is detected in the compared memory contents, the main processor 1 performs a backup of its own and different call processing processors 2. It is configured to output the stored contents of memo January a+2a as a message.
また、本発明の他の電子交換機の処理系の記憶破壊検出
方法では、呼処理プロセッサ２は、チャネル間接続装置
３を介して所定時間毎に主プロセッサ１にそのバックア
ップメモリ１ａの記憶内容の読み出しを実行させ、読み
出された記憶内容を呼処理プロセッサ２は受け取り、次
いで呼処理プロセッサ２は自己のバックアップメモリ２
ａの内容を読み出し、その記憶内容と主プロセッサ１の
バックアップメモリ１ａの内容とを比較し、比較した記
憶内容に相違が検出されると、呼処理プロセッサ２は自
己および主プロセッサ１のバックアップメモリ１ａ、２
ａの記憶内容をメッセージにて出力するように構成され
ている。Further, in another method of detecting memory corruption in a processing system of an electronic exchange according to the present invention, the call processing processor 2 requests the main processor 1 to read out the storage contents of the backup memory 1a at predetermined time intervals via the inter-channel connection device 3. is executed, and the call processing processor 2 receives the read memory content, and then the call processing processor 2 stores its own backup memory 2.
a, and compares the stored contents with the contents of the backup memory 1a of the main processor 1. If a difference is detected in the compared stored contents, the call processing processor 2 reads the contents of the backup memory 1a of itself and the main processor 1. ,2
It is configured to output the stored contents of a in the form of a message.
本発明の方法によれば、主プロセッサ１はまず各呼処理
プロセッサ２に対してそのＦＭデータの読み出し要求を
行う。要求を受けた呼処理プロセッサ２はバックアップ
メモリ（２ａ）からＦＭデータを読み出してこれを主プ
ロセッサ１に返送する。According to the method of the present invention, the main processor 1 first requests each call processing processor 2 to read its FM data. Upon receiving the request, the call processing processor 2 reads the FM data from the backup memory (2a) and sends it back to the main processor 1.
これを受けて主プロセッサ１は自己のバンクアンプメモ
リ（１ａ）からＦＭデータを読み出し、このＦＭデータ
と各呼プロセッサ２のＦＭデータのコンベアを行い、相
違がある時に双方のＦＭデータを出力する。In response to this, the main processor 1 reads the FM data from its own bank amplifier memory (1a), conveys this FM data and the FM data of each call processor 2, and outputs both FM data when there is a difference.
また、本発明の他の方法によれば、各呼処理プロセッサ
２はまず主プロセッサ１に対してそのＦＭデータの読み
出し要求を行う。要求を受けた主プロセッサ１はバック
アップメモリ（１ａ）からＦＭデータを読み出した後、
これを各呼処理プロセッサ２に返送する。これを受けて
各呼処理プロセッサ２は自己のＦＭデータを読み出し、
このＦＭデータと主プロセッサ１０ＦＭデータのコンベ
アを行い、相違がある時に双方のＦＭデータを出力する
。According to another method of the present invention, each call processing processor 2 first requests the main processor 1 to read its FM data. After receiving the request, the main processor 1 reads the FM data from the backup memory (1a), and then
This is sent back to each call processing processor 2. In response to this, each call processing processor 2 reads its own FM data,
This FM data and the FM data of the main processor 10 are conveyed, and when there is a difference, both FM data are output.
以下添付図面を用いて本発明の実施例を詳細に説明する
。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
第２図は本発明の一実施例のブロック図を示すものであ
る。FIG. 2 shows a block diagram of one embodiment of the present invention.
図において、１は主プロセッサ（以後ＭＰＲＩという）
、２は複数個、例えばＮ個ある呼処理プロセッサ（以後
ＣＰＲＩ ２〜ＣＰＲＮ ２という）、３はチャネル
間接続装置、４は通話路サブシステム（略称５ＰＳ）、
５は共通バス、６は通話路系バスをそれぞれ示しており
、このシステムは全て二重化されている。In the figure, 1 is the main processor (hereinafter referred to as MPRI)
, 2 is a plurality of call processing processors (hereinafter referred to as CPRI 2 to CPRN 2), 3 is an inter-channel connection device, 4 is a speech path subsystem (abbreviated as 5PS),
Reference numeral 5 indicates a common bus, and reference numeral 6 indicates a communication path bus, and the entire system is duplexed.
ＭＰＲＩはバックアップメモリであるファイルメモ１月
ａ（以後ＦＭ１ａという）、主記憶装置であるメインメ
モ１月ｂ（以後ＭＭ１ｂという）、汎用電子計算機とほ
ぼ同様の機能をもった基本演算回路であるセントラルコ
ントローラｌｃ （以後ＣＣ１ｃという）、チャネル制
御装置１ｄ （以後ＣＨＣ１ｄという）を備えており、
ＣＰＲＫ ２ （Ｋは１−Ｎの自然数）は同じくバッ
クアップメモリであるファイルメモリ２ａ （以後ＦＭ
２ａという）、主記憶装置であるメインメモリ２ｂ （
以ａＭＭ２ｂという）、汎用電子計算機とほぼ同様の機
能をもった基本演算回路であるセントラルコントローラ
２ｃ （以１ｃｅ２ｃという）、チャネル制御装置２ｄ
（以後ＣＨＣ２ｄという）を備えている。また、前記
通話路サブシステム４は時分割ネットワーク４ａ （略
称ＤＳＭ）を備えている。MPRI has a backup memory, File Memo 1A (hereinafter referred to as FM1a), a main memory, Main Memo 1B (hereinafter referred to as MM1b), and a central memory, which is a basic arithmetic circuit with almost the same functions as a general-purpose computer. It is equipped with a controller lc (hereinafter referred to as CC1c), a channel control device 1d (hereinafter referred to as CHC1d),
CPRK 2 (K is a natural number from 1-N) is file memory 2a (hereinafter FM
2a), main memory 2b (referred to as
(hereinafter referred to as aMM2b), a central controller 2c (hereinafter referred to as 1ce2c), which is a basic arithmetic circuit with almost the same functions as a general-purpose computer, and a channel control device 2d.
(hereinafter referred to as CHC2d). Further, the channel subsystem 4 includes a time division network 4a (abbreviated as DSM).
以上のように構成されたシステムにおける本発明のＭＰ
ＲＩおよびＣＰＲｘ２の動作を第３図から第６図のフロ
ーチャートおよび第７図と第８図のタイムチャートを用
いて説明する。MP of the present invention in the system configured as above
The operations of RI and CPRx2 will be explained using flowcharts shown in FIGS. 3 to 6 and time charts shown in FIGS. 7 and 8.
第７図はＭＰＲＩ側にてコンベア処理を行う場合の制御
を示しており、この処理は所定時間毎、例えば２４時間
毎に実行される。ステップ３０１ではＭＰＲＩのＣＣ１
ｃはＣＰＲＩ２のＦＭ２ａのＦＭデータのコンベア処理
を起動し、起動されたコンベア処理はプロセッサ間通信
を介してＣＰＲＩ ２のＦＭ２ａの読み出し受付処理
を起動する。このときＦＭ２ａの読み出し受付処理の入
力となるのは読み出しＦＭ２ａの先頭アドレスと、読み
出しワード数である。FIG. 7 shows control when conveyor processing is performed on the MPRI side, and this processing is executed at predetermined time intervals, for example, every 24 hours. In step 301, MPRI CC1
c starts FM data conveyor processing of FM2a of CPRI 2, and the started conveyor processing starts read reception processing of FM2a of CPRI 2 via inter-processor communication. At this time, the inputs for the read acceptance process of the FM 2a are the start address of the read FM 2a and the number of words to be read.
ＭＰＲＩによりＦＭ２ａの読み出し受付処理が起動され
たＣＰＲＩ ２は、第４図のような処理を実行する。The CPRI 2, in which the read acceptance process of the FM 2a is activated by the MPRI, executes the process as shown in FIG.
即ち、ステップ４０１では前記入力情報に従ったＦＭ２
ａのアクセスが実行されてＦＭデータが読み出され、ス
テップ４０２において読み出されたＦＭデータがＭＰＲ
Ｉに転送される。この処理はステップ４０３にて終了す
る。That is, in step 401, FM2 according to the input information is
The access of a is executed and the FM data is read, and the FM data read in step 402 is stored in the MPR.
Transferred to I. This process ends at step 403.
ＭＰＲＩは、このようにしてまずＣＰＲＩ２のＦＭ２ａ
からのＦＭデータを受け取ると、続いて前記同様の処理
をＣＰＲＫ ２に対して実行し、ｃｐＲ２２のＦＭデー
タを受け取る。この処理はシステムに実装された全ての
ＣＰＲＫ ２に対して実行され、ステップ３０２にて最
後のＣＰＲＩ２からのＦＭデータの受付処理が終了する
と、ＣＣ１ｃはステップ３０３にて今度はＭＰＲＩ自身
のＦＭ１ａに格納されているＦＭデータを読み出す。In this way, MPRI first uses FM2a of CPRI2.
Upon receiving the FM data from cpR22, the same process as described above is performed on CPRK 2, and the FM data of cpR22 is received. This process is executed for all CPRK2s installed in the system, and when the reception process of FM data from the last CPRI2 is completed in step 302, CC1c then stores it in the MPRI's own FM1a in step 303. Read out the FM data.
ステップ３０４からステップ３０８は受け付けた各ＣＰ
Ｒｘ２からのＦＭデータと、ＭＰＲ１自身のＦＭデータ
とのコンベア処理を示すものである。Steps 304 to 308 are for each received CP.
It shows conveyor processing of FM data from Rx2 and FM data of MPR1 itself.
ステップ３０４ではＣＰＲｘ２の番号Ｋを１ずつインク
リメントし、ステップ３０５にてステップ３０５にて設
定された番号のＣＰＲｘ２のＦＭデータとＭＰＲＩ自身
のＦＭデータとをコンベアする。そして、ステップ３０
６にてＣＰＲＫ ２のＦＭデータとＭＰＲＩ自身のＦＭ
データとに不一致があったか否かが判定され、不一致が
ない時（Ｎｏ）はステップ３０８に進んでコンベア処理
を行ち−たＣＰＲＫ ２の番号が最終番号Ｎであるか否
かを判定する。In step 304, the number K of CPRx2 is incremented by 1, and in step 305, the FM data of CPRx2 with the number set in step 305 and the FM data of the MPRI itself are conveyed. And step 30
6, CPRK 2's FM data and MPRI's own FM
It is determined whether or not there is a mismatch with the data. If there is no mismatch (No), the process advances to step 308 and it is determined whether the number of the CPRK 2 that has undergone conveyor processing is the final number N.
ステップ３０ＢにてＮＯの時はステップ３０４に戻って
ＣＰＲＫ２の番号Ｋを１つインクリメントして同様の処
理を実行する。最終番号ＮのＣＰＲＮ ２とのコンベア
処理を行なっても、ステップ３０Ｂにて不一致がなかっ
た場合はステップ３０９に進んでコンベア処理を終了す
る。If NO in step 30B, the process returns to step 304, increments the number K of CPRK2 by one, and executes the same process. If there is no mismatch in step 30B even after performing conveyor processing with CPRN 2 having the final number N, the process proceeds to step 309 and the conveyor processing ends.
一方、ステップ３０６にて不一致が検出された場合（Ｙ
ＥＳ）はステップ３０７に進み、不一致が検出さく１３
）
れた番号、例えば番号ＭのＣＰＲＫ２のＦＭデータのア
ドレスと、ＦＭデータの内容を自律メーセージで出力す
る。そしてステップ３０８に戻って前記コンベア処理を
継続する。On the other hand, if a mismatch is detected in step 306 (Y
ES) proceeds to step 307, where a mismatch is detected 13
) The address of the FM data of CPRK2 with the received number, for example number M, and the contents of the FM data are output as an autonomous message. Then, the process returns to step 308 to continue the conveyor process.
このようにして、例えば番号ＭのＣＰＲＫ２のＦＭデー
タがＭＰＲＩのＦＭデータと不一致の場合はその内容と
アドレスがＭＰＲＩの自律メッセージにより出力される
ので、保守者がコンベア処理の実行後に自律メツセージ
を見て、誤りを判定することができる。In this way, for example, if the FM data of CPRK2 with number M does not match the FM data of MPRI, the content and address will be output as an autonomous message of MPRI, so that maintenance personnel can check the autonomous message after carrying out conveyor processing. Errors can be determined by
第５図および第６図は本発明の方法の他の実施例を示す
ものである。この方法は第３図および第４図の方法では
コンベア処理をＭＰＲＩ側で行っているのに対して、コ
ンベア処理をＣＰＲｘ２側で行っているものであり、処
理内容は前述の例と全く同一である。この処理は所定時
間毎、例えば２４時間毎に実行される。第５図には、例
えばに番目のＣＰＲＫ ２の制御の手順のみを示すが、
他のものの制御はこれと全く同様である。5 and 6 show other embodiments of the method of the invention. In this method, conveyor processing is performed on the CPRx2 side, whereas in the methods shown in Figures 3 and 4, conveyor processing is performed on the CPRx2 side, and the processing content is exactly the same as the previous example. be. This process is executed at predetermined time intervals, for example, every 24 hours. FIG. 5 shows only the control procedure of the second CPRK 2, for example.
Control of other things is exactly the same.
ステップ５０１ではＣＰＲＫ２のＣＣ２ｃはＭＰＲ１の
ＦＭ１ａのＦＭデータのコンベア処理を起動し、起動さ
れたコンベア処理はプロセッサ間通信を介してＭＰＲＩ
のＦＭ１ａの読み出し受付処理を起動する。このときＦ
Ｍ１ａの読み出し受付処理の入力となるのは読み出しＦ
Ｍ１ａの先頭アドレスと、読み出しワード数である。In step 501, CC2c of CPRK2 starts conveyor processing of FM data of FM1a of MPR1, and the started conveyor processing communicates with MPRI via inter-processor communication.
The read reception process of FM1a is started. At this time F
The input for M1a's read reception process is read F.
These are the start address of M1a and the number of read words.
ＣＰＲＫ２によりＦＭ１ａの読み出し受付処理が起動さ
れたＭＰＲＩは、第６図のような処理を実行する。即ち
、ステップ６０１では前記入力情報に従ったＦＭ１ａの
アクセスが実行されてＦＭデータが読み出され、ステッ
プ６０２において読み出されたＦＭデータがＣＰＲに２
に転送される。この処理はステップ６０３にて終了する
。The MPRI whose read acceptance process of FM1a is started by CPRK2 executes the process as shown in FIG. That is, in step 601, the FM1a is accessed according to the input information and the FM data is read, and in step 602, the read FM data is added to the CPR.
will be forwarded to. This process ends at step 603.
ＣＰＲＫ ２は、このようにしてＭＰＲＩのＦＭ１ａか
らのＦＭデータを受け取ると、ステップ５０２にて今度
はＣＰＲｘ２自身のＦＭ２ａに格納されているＦＭデー
タを読み出す。When the CPRK 2 thus receives the FM data from the MPRI's FM1a, in step 502 it reads out the FM data stored in the CPRx2's own FM2a.
ステップ５０３はＣＰＲｘ２が受け付けたＭＰＲｌから
のＦＭデータと、ＣＰＲＫ２自身のＦＭデータとのコン
ベア処理を示すものである。そして、ステップ５０４に
てＣＰＲＫ ２のＦＭデータとＭＰＲ１自身のＦＭデー
タとに不一致があったか否かを判定し、不一致がない場
合（ＮＯ）はステップ５０６に進んでコンベア処理を終
了する。Step 503 shows conveyor processing of the FM data from MPRl that CPRx2 has received and the FM data of CPRK2 itself. Then, in step 504, it is determined whether or not there is a mismatch between the FM data of the CPRK 2 and the FM data of the MPR1 itself, and if there is no mismatch (NO), the process proceeds to step 506 and the conveyor process is ended.
一方、ステップ５０４にて不一致が検出された場合（Ｙ
ＥＳ）はステップ５０５に進み、不一致が検出されたＣ
ＰＲＫ２のＦＭデータのアドレスと、ＭＰＲｌのＦＭデ
ータの内容を自律メーセージで出力する。そしてステッ
プ５０６に進んで前記コンベア処理を継続する。On the other hand, if a mismatch is detected in step 504 (Y
ES) proceeds to step 505, where the discrepancy is detected.
The address of the FM data of PRK2 and the contents of the FM data of MPR1 are output as an autonomous message. The process then proceeds to step 506 to continue the conveyor process.
このようにして、例えばに番目のＣＰＲＫ２のＦＭデー
タがＭＰＲＩのＦＭデータと不一致の場合はその内容と
アドレスがＣＰＲＫ２の自律メッセージにより出力され
るので、保守者がコンベア処理の実行後に自律メツセー
ジを見て、誤りを判定することができる。In this way, for example, if the FM data of the second CPRK2 does not match the FM data of the MPRI, the content and address will be output as an autonomous message of the CPRK2, so that maintenance personnel can view the autonomous message after carrying out conveyor processing. Errors can be determined by
第７図および第８図は前記ＭＰＲＩのコンベア処理およ
びＣＰＲｘ２のコンベア処理を時間と共に表した図であ
る。FIG. 7 and FIG. 8 are diagrams showing the conveyor processing of the MPRI and the conveyor processing of CPRx2 over time.
第７図に示すＭＰＲｌ側でコンベア処理を行う方法は、
個々のＣＰＲｘ２に時間差をもってＦＭ続出要求をかけ
なければならないので、全てのＣＰＲＫ ２からのＦＭ
データをＭＰＲＩが受け取るまでの時間は比較的長い。The method of performing conveyor processing on the MPRl side shown in Fig. 7 is as follows.
Since it is necessary to send successive FM requests to each CPRK2 with a time difference, FM requests from all CPRK2
The time it takes for data to be received by MPRI is relatively long.
よって、この方法は呼処理プロセッサ数の少ない比較的
小規模なシステムに有効である。Therefore, this method is effective for relatively small-scale systems with a small number of call processing processors.
第８図に示すＣＰＲＫ ２側でコンベア処理を行う方法
は、個々のＣＰＲＫ２がほぼ同時にＭＰＲｌにＦＭ続出
要求をかけることができるので、全てのＣＰＲＫ２から
のＦＭデータをＭＰＲＩが受け取るまでの時間は比較的
長い第７図の方法に比べてコンベア処理の終了までの要
する時間が短い。In the method of performing conveyor processing on the CPRK 2 side shown in Figure 8, each CPRK 2 can issue a continuous FM request to MPRl almost simultaneously, so the time it takes for MPRI to receive FM data from all CPRK 2s is comparatively The time required to complete conveyor processing is shorter than that of the method shown in FIG. 7, which has a long target.
どの方法は呼処理プロセッサ数の多い比較的大規模なシ
ステムに適している。Which method is suitable for a relatively large-scale system with a large number of call processing processors.
本発明によれば、従来のバックアップメモリのマスター
系、スレーブ系のコンベアのみでは発見できなかったバ
ックアップメモリの両系破壊の早期検出が可能になり、
システムの安全性の向上を図ることができる。According to the present invention, it is possible to early detect destruction of both backup memory systems, which could not be detected using conventional backup memory master and slave conveyors alone.
It is possible to improve the safety of the system.
第１図は本発明の原理ブロック図、第２図は本発明の一
実施例のブロック図、第３図から第６図は本発明の実施
例の動作を示すフローチャート、第７図はＭＰＲ側にて
コンベア処理を行う場合の処理のタイムチャート、第８
図はＣＰＲ側にてコンベア処理を行う場合の処理のタイ
ムチャートである。
ｌ°°°主プロセッサ（ＭＰＲ）、１ａ・・・ファイル
メモリ （ＦＭ） 、ｌｂ・・・主メモリ （ＭＭ）
、ｌｃ・・・セントラルコントローラ（ＣＣ） 、ｌｄ
・・・チャネル制御装置（ＣＨＣ） 、２・・・呼処理
プロセッサ（ＣＰ Ｒ）、２ｂ・・・主メモリ （ＭＭ
） 、２ｂ・・・主メモリ （ＭＭ）、２ｃ・・・セン
トラルコントローラ （ＣＣ）、２ｄ・・・チャネル制
御装置（ＣＨＣ） 、３・・・チャネル接続装置、四点
通話路サブシステム、５・・・共通バス、６・・・通話
路系バス。Figure 1 is a block diagram of the principle of the present invention, Figure 2 is a block diagram of an embodiment of the present invention, Figures 3 to 6 are flowcharts showing the operation of the embodiment of the present invention, and Figure 7 is the MPR side. Processing time chart when conveyor processing is carried out, No. 8
The figure is a time chart of processing when conveyor processing is performed on the CPR side. l°°° Main processor (MPR), 1a...File memory (FM), lb...Main memory (MM)
, lc...Central controller (CC), ld
...Channel control device (CHC), 2...Call processing processor (CPR), 2b...Main memory (MM
), 2b...Main memory (MM), 2c...Central controller (CC), 2d...Channel control device (CHC), 3...Channel connection device, four-point communication path subsystem, 5. ...Common bus, 6...Communication route bus.
Claims (1)
）を備えたマルチプロセッサ構成の電子交換機の処理系
の記憶破壊検出方法であって、 主プロセッサ（１）により所定時間毎に各呼処理プロセ
ッサ（２）にそのバックアップメモリ（２ａ）の記憶内
容の読み出しを実行させ、読み出された記憶内容を主プ
ロセッサ（１）は順次受け取り、 全ての呼処理プロセッサ（２）のバックアップメモリ（
２ａ）の記憶内容を受け取ると、主プロセッサ（１）は
自己の同じバックアップメモリ（１ａ）の記憶内容を読
み出し、全ての呼処理プロセッサ（２）のバックアップ
メモリ（２ａ）の記憶内容と主プロセッサ（１）のバッ
クアップメモリ（１ａ）の内容とをそれぞれ比較し、 比較した記憶内容に相違が検出された時は、主プロセッ
サ（１）は自己および相違する呼処理プロセッサ（２）
のバックアップメモリ（２ａ）の記憶内容をメッセージ
にて出力することを特徴とする電子交換機の処理系の記
憶破壊検出方法。 ２、主プロセッサ（１）と複数の呼処理プロセッサ（２
）を備えたマルチプロセッサ構成の電子交換機の処理系
の記憶破壊検出方法であって、 各呼処理プロセッサ（２）は、所定時間毎に主プロセッ
サ（１）にそのバックアップメモリ（１ａ）の記憶内容
の読み出しを実行させ、読み出された記憶内容を呼処理
プロセッサ（２）は受け取り、 各呼処理プロセッサ（２）は自己のバックアップメモリ
（２ａ）の内容を読み出し、その記憶内容と主プロセッ
サ（１）のバックアップメモリ（１ａ）の内容とを比較
し、 比較した記憶内容に相違が検出されると、呼処理プロセ
ッサ（２）は自己および主プロセッサ（１）のバックア
ップメモリ（１ａ）の記憶内容をメッセージにて出力す
ることを特徴とする電子交換機の処理系の記憶破壊検出
方法。[Claims] 1. A main processor (1) and a plurality of call processing processors (2)
) A method for detecting memory corruption in a processing system of an electronic switching system having a multiprocessor configuration, wherein the main processor (1) causes each call processing processor (2) to update the memory contents of its backup memory (2a) at predetermined time intervals. The main processor (1) sequentially receives the read memory contents and stores them in the backup memory (2) of all call processing processors (2).
Upon receiving the memory contents of the main processor (2a), the main processor (1) reads the memory contents of its own backup memory (1a), and reads the memory contents of the backup memory (2a) of all call processing processors (2) and the main processor (1). The main processor (1) compares the contents of the backup memory (1a) of the main processor (1) with the contents of the backup memory (1a), and when a difference is detected in the compared memory contents, the main processor (1)
1. A method for detecting memory corruption in a processing system of an electronic exchange, characterized by outputting the stored contents of a backup memory (2a) in a message. 2. A main processor (1) and multiple call processing processors (2)
) A method for detecting memory corruption in a processing system of an electronic exchange having a multi-processor configuration, wherein each call processing processor (2) sends the main processor (1) at predetermined time intervals the memory contents of its backup memory (1a). The call processing processor (2) receives the read memory contents, and each call processing processor (2) reads the contents of its own backup memory (2a) and reads the stored contents and the main processor (1). ), and if a difference is detected in the compared storage contents, the call processing processor (2) compares the storage contents of the backup memory (1a) of itself and the main processor (1). A method for detecting memory corruption in a processing system of an electronic exchange, characterized by outputting it as a message.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306587A JPS63211893A (en) | 1987-02-27 | 1987-02-27 | Memory destruction detecting method for processing system of electronic exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306587A JPS63211893A (en) | 1987-02-27 | 1987-02-27 | Memory destruction detecting method for processing system of electronic exchange |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211893A true JPS63211893A (en) | 1988-09-02 |
Family
ID=12653452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306587A Pending JPS63211893A (en) | 1987-02-27 | 1987-02-27 | Memory destruction detecting method for processing system of electronic exchange |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211893A (en) |
-
1987
- 1987-02-27 JP JP4306587A patent/JPS63211893A/en active Pending
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