JPS63207168A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
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- JPS63207168A JPS63207168A JP62040578A JP4057887A JPS63207168A JP S63207168 A JPS63207168 A JP S63207168A JP 62040578 A JP62040578 A JP 62040578A JP 4057887 A JP4057887 A JP 4057887A JP S63207168 A JPS63207168 A JP S63207168A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型電界効果トランジスタを構成要素と
するＡＬ配線を二層以上用いるＭＯ５型半導体集積回路
装置に関し、ＡＬ配線相互の層間絶縁膜の平担化Ｎｇ造
に関する。
するＡＬ配線を二層以上用いるＭＯ５型半導体集積回路
装置に関し、ＡＬ配線相互の層間絶縁膜の平担化Ｎｇ造
に関する。
本発明は、層間絶縁膜として気相成長のｓｌ、Ｎ、
＠ｙ気相成長のＳｉＯ□膜及び塗布法による５ＯＧ（Ｓ
ＰｌＮ ＯＮ ＧＬＡＳＳＯ略）膜の三層構造にし
た事を特徴としており、層間絶縁膜をできるだけ薄くし
、スルホール部及び他の段差部での上層部のＡＬ配線の
カバレージをよくした事を特徴とする。
＠ｙ気相成長のＳｉＯ□膜及び塗布法による５ＯＧ（Ｓ
ＰｌＮ ＯＮ ＧＬＡＳＳＯ略）膜の三層構造にし
た事を特徴としており、層間絶縁膜をできるだけ薄くし
、スルホール部及び他の段差部での上層部のＡＬ配線の
カバレージをよくした事を特徴とする。
ＭＯ３型集積回路装置の製造個数は年々増加しており、
タイプもＮチャンネルＭＯ３から相補型ＭＯ３へと移行
しつつあり、又、同時に、集積度においても年々倍の速
度で高集積化されている。
タイプもＮチャンネルＭＯ３から相補型ＭＯ３へと移行
しつつあり、又、同時に、集積度においても年々倍の速
度で高集積化されている。
製品においてもメモリー主体からＬＯＧ工Ｃ−工Ｃ及び
ＡＳ工Ｏ（Ａ’ＰＰＬ工ＥＤ 、５ＰＥＯ工Ｆ工Ｏ，工
Ｃの略）主体へ移行しようとしている、ＬＯＧ工Ｃ−工
Ｃ及びＡＳ工Ｃで必要とされているプロセスのメインは
、多結晶シリコン一層。
ＡＳ工Ｏ（Ａ’ＰＰＬ工ＥＤ 、５ＰＥＯ工Ｆ工Ｏ，工
Ｃの略）主体へ移行しようとしている、ＬＯＧ工Ｃ−工
Ｃ及びＡＳ工Ｃで必要とされているプロセスのメインは
、多結晶シリコン一層。
ＡＬ二層のプロセスであり、一部に多結晶シリコン一層
、ＡＬ一層のプロセス及び多結晶シリコン−ｆＱ、ｈｈ
三層のプロセスが使用されている。
、ＡＬ一層のプロセス及び多結晶シリコン−ｆＱ、ｈｈ
三層のプロセスが使用されている。
このＡＬ多層のプロセスはメモリープロセスと同様に、
年々高集積化及び微細化が進んでいる。
年々高集積化及び微細化が進んでいる。
この中には種々の革新を必要とする技術があるが、メイ
ンの一つとしてＡＬ−ＡＬ間の層間絶縁膜の平担化及び
ホールのテーパー形状であり、上層のＡＬ配線のつきま
わり形状である。
ンの一つとしてＡＬ−ＡＬ間の層間絶縁膜の平担化及び
ホールのテーパー形状であり、上層のＡＬ配線のつきま
わり形状である。
現在、メインで使用されている層間絶縁膜は、０ＶＤＳ
ｉＯ，＋ＳＯＧの二層構造である。
ｉＯ，＋ＳＯＧの二層構造である。
従来技術について第４図〜第６図にＭＯＳ型半導体集積
回路装置の断面略図を示し、以下に説明する。
回路装置の断面略図を示し、以下に説明する。
第４図に示すように、ＭＯＳ型半導体素子をつくり込ん
だ基板１上にＰＳＧ膜２を形成し、その上に、第一層目
のＡＬ配線５を形成した後、ＯｖＤ Ｓ ｉ Ｏ，膜４
を形成する。さらに、平担化のために、この上にＳＯＧ
ＯｓＯ４布、アニールする第５図に示すように、レジス
トをマスクにＣｖＤＳｉＯ□膜４とＳＯＧＯｓＯ４部を
テーパーエツチングしてスルホールを形成する。
だ基板１上にＰＳＧ膜２を形成し、その上に、第一層目
のＡＬ配線５を形成した後、ＯｖＤ Ｓ ｉ Ｏ，膜４
を形成する。さらに、平担化のために、この上にＳＯＧ
ＯｓＯ４布、アニールする第５図に示すように、レジス
トをマスクにＣｖＤＳｉＯ□膜４とＳＯＧＯｓＯ４部を
テーパーエツチングしてスルホールを形成する。
第６図に示すように、その上に第二層目のＡＬ配線６を
形成する。
形成する。
図からもわかる通り、スルホールのアスペクト比が大き
く、上層のＡＬのつきまわりが、スルホールの角で非常
に悪くなっている。ＡＬ配装置形成工程及び使用時の電
流通電時のＡＬマイグレーション等で断線をおこしやす
い。スルホールのアスペクト比を小さくしようとすると
、０ＶＤＳｉ０２の厚みを現在の７００ｏえ〜９０’Ｏ
Ｏ＾を２ｏｏｏｉ〜４ｏｏｏＫに薄くすればよいが、あ
まり０ＶＤＳｉＯ□が薄くなるとＳＯＧを塗布して、乾
燥アニールする時にＳＯＧ中の溶剤がａＶＤＳｉＯ□中
を通って下層のＡＩ、配線を酸化してＡＬの酸化膜を厚
く形成してしまい、抵抗が高くなってしまうのと、スル
ホールの接触抵抗が大きくなってしまう欠点が発生する
。
く、上層のＡＬのつきまわりが、スルホールの角で非常
に悪くなっている。ＡＬ配装置形成工程及び使用時の電
流通電時のＡＬマイグレーション等で断線をおこしやす
い。スルホールのアスペクト比を小さくしようとすると
、０ＶＤＳｉ０２の厚みを現在の７００ｏえ〜９０’Ｏ
Ｏ＾を２ｏｏｏｉ〜４ｏｏｏＫに薄くすればよいが、あ
まり０ＶＤＳｉＯ□が薄くなるとＳＯＧを塗布して、乾
燥アニールする時にＳＯＧ中の溶剤がａＶＤＳｉＯ□中
を通って下層のＡＩ、配線を酸化してＡＬの酸化膜を厚
く形成してしまい、抵抗が高くなってしまうのと、スル
ホールの接触抵抗が大きくなってしまう欠点が発生する
。
本発明は上記のような問題点を解決、改善しようとする
もので、本発明の目的はスルホールのアスペクト比を小
さくシ、ホールの形状を改善して上層のＡＩ、配線のつ
きまわりを改善し、断差部でＡＬ配線の断線がおこらな
いようにする事にある又、０ＶＤＳｉＯ，の膜厚を薄く
してもＳＯＧの影響で下層のＡＬ配線が酸化されないよ
うにする事にある。
もので、本発明の目的はスルホールのアスペクト比を小
さくシ、ホールの形状を改善して上層のＡＩ、配線のつ
きまわりを改善し、断差部でＡＬ配線の断線がおこらな
いようにする事にある又、０ＶＤＳｉＯ，の膜厚を薄く
してもＳＯＧの影響で下層のＡＬ配線が酸化されないよ
うにする事にある。
下層のＡ′Ｌ配線上に水分及び酸素等を通さないＳ ｉ
、 Ｎ４膜を形成し、その上にＯＶＤ ＳｉＯ．膜を薄
（（１０００〜＋５０００１）形成して、その上にＳＯ
Ｇ膜を塗布する。全体として薄い膜にする。
、 Ｎ４膜を形成し、その上にＯＶＤ ＳｉＯ．膜を薄
（（１０００〜＋５０００１）形成して、その上にＳＯ
Ｇ膜を塗布する。全体として薄い膜にする。
第１図〜第３図に本発明によるＭＯ３型半導体集積回路
装置の断面略図を示し、以下に本発明について説明する
。第１図に示すように、ＭＯＳＯ８型半導体素子つくり
こんだ基板１１上にＰＳＧ膜１膜上２成し、その上に、
第一層目のＡＬ配線１５を形成した後、プラズマＳｉ、
Ｎ、１ｌｉＪ １４ヲ５ｏｏｉ程度形成する。その上に
、ＣＶＤ５ｉ０゜１５を２ｏｏｏＸ程度形成する。さら
に、平担化のためにこの上にＳＯＧ＠１６を塗布して、
アニールする。
装置の断面略図を示し、以下に本発明について説明する
。第１図に示すように、ＭＯＳＯ８型半導体素子つくり
こんだ基板１１上にＰＳＧ膜１膜上２成し、その上に、
第一層目のＡＬ配線１５を形成した後、プラズマＳｉ、
Ｎ、１ｌｉＪ １４ヲ５ｏｏｉ程度形成する。その上に
、ＣＶＤ５ｉ０゜１５を２ｏｏｏＸ程度形成する。さら
に、平担化のためにこの上にＳＯＧ＠１６を塗布して、
アニールする。
第２図に示すように、レジストをマスクにプラスｖ Ｓ
ｉ３ Ｎ４１４とＣＶＤ５ｉ０．膜１５及びＳＯＧ膜１
６の一部をテーパーエツチングしてスルホールを形成す
る。
ｉ３ Ｎ４１４とＣＶＤ５ｉ０．膜１５及びＳＯＧ膜１
６の一部をテーパーエツチングしてスルホールを形成す
る。
第３図に示すように、その上に第二層目のＡＬ配線１７
を形成する。
を形成する。
図からもわかるように居間絶縁膜を薄くする事によって
ホールのアスペクト比が小さくなり、上層のＡ１Ｌ配線
のスルホール部のつきまわりがいちしるしく改善される
。又、スルホールを小さくしていっても充分対処できる
ので、なお一層の微細化が可能となる。なお、プラズマ
Ｓｉ、Ｎ、膜 を用いているので、ＳＯＧ膜の乾燥、ア
ニールの時に、水分及び酸素による下層のＡＬ配線の酸
化もふせげる。
ホールのアスペクト比が小さくなり、上層のＡ１Ｌ配線
のスルホール部のつきまわりがいちしるしく改善される
。又、スルホールを小さくしていっても充分対処できる
ので、なお一層の微細化が可能となる。なお、プラズマ
Ｓｉ、Ｎ、膜 を用いているので、ＳＯＧ膜の乾燥、ア
ニールの時に、水分及び酸素による下層のＡＬ配線の酸
化もふせげる。
なお、本発明の方法によると、Ｏ’ＶＤＳｉ、Ｎ４、Ｓ
ｉｎ、ｉｌｌの厚みをそれぞれ自由に薄くする事ができ
るので、微細化がさらに進んでもだいじょうぶである。
ｉｎ、ｉｌｌの厚みをそれぞれ自由に薄くする事ができ
るので、微細化がさらに進んでもだいじょうぶである。
第１図〜第３図は本発明の実施例としてのＭＯＳ型半導
体集積回路装置の断面略図である。 第４図〜第６図は従来方法の例としてのＭＯＳ型半導体
集積回路装置の断面略図である。 以 上
体集積回路装置の断面略図である。 第４図〜第６図は従来方法の例としてのＭＯＳ型半導体
集積回路装置の断面略図である。 以 上
Claims (1)
- ＭＯＳ型電界効果トランジスタを構成要素としＡＬ配線
を二層以上用いるＭＯＳ型半導体集積回路装置において
、該ＡＬ配線相互の層間絶縁膜として気相成長のＳｉ＿
３Ｎ＿４膜、気相成長のＳｉＯ＿２膜及び塗布法による
ＳＯＧ膜の三層構造からなる事を特徴とするＭＯＳ型半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040578A JPS63207168A (ja) | 1987-02-24 | 1987-02-24 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040578A JPS63207168A (ja) | 1987-02-24 | 1987-02-24 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207168A true JPS63207168A (ja) | 1988-08-26 |
Family
ID=12584371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040578A Pending JPS63207168A (ja) | 1987-02-24 | 1987-02-24 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990541A (en) * | 1994-06-06 | 1999-11-23 | Sharp Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874043A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置 |
-
1987
- 1987-02-24 JP JP62040578A patent/JPS63207168A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874043A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990541A (en) * | 1994-06-06 | 1999-11-23 | Sharp Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
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