JPS63204600A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To surely hold a normal decoder for selecting a defective memory cell at a non-selected state by connecting a fuse rink between a decoder body circuit for inputting an address signal and a precharging circuit for precharging a decoder output line when the address signal indicates a stand-by state. CONSTITUTION:Plural n-channel transistors(TRs) QN1-QN3 constitute the decoder body circuit for selecting an address signal, TRs QP1-QP3 constitute the precharging circuit and a TR QP4 constitutes a half latch circuit together with an inverter circuit 1. In the column decoder, the fuse rink LO is provided be tween the decoder body circuit and the precharging circuit. At the time of cutting off the fuse rink LO in said constitution, the half latch is continuously acted by precharging at the time of stand-by state, so that the address decoder can be surely held at the non-selected state.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、冗長性を備えた半導体記憶装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device with redundancy.

〔従来の技術〕[Conventional technology]

従来、半導体メモリ装置の高集積化に伴い、メモリ装置
に、予め、予備の行或いは列を備え、製造時に、欠陥を
含む行或いは列と、この予備の行或いは列とを置換し、
これにより半導体メモリ装置の歩留り向上をはかること
が行なわれている。Conventionally, as semiconductor memory devices become more highly integrated, memory devices are provided with spare rows or columns in advance, and during manufacturing, defective rows or columns are replaced with the spare rows or columns.
This is an attempt to improve the yield of semiconductor memory devices.

このような方式を、冗長性方式と呼んでいる。Such a method is called a redundancy method.

第２図（ａ）は冗長性を備えた半導体記憶装置の一構成
例を示すものである。これは、予備列（スペアコラム）
を備えた場合を示している。メモリセルアレイは、通常
は、ノーマルコラムデコーダ（ＮＣＤ）で選択されるが
、予備列使用時には、欠陥メモリセルを含む列に対応す
るコラムアドレスが入力されると、該当するノーマルコ
ラムデコーダは選択されず、代わりにスペアコラムデコ
ーダ（ＳＣＤ）が選択され、スペアのメモリセルが選択
される。この置換は、レーザビームの照射或いは電気的
溶断によるヒユーズリンクのプログラム。FIG. 2(a) shows an example of the configuration of a semiconductor memory device with redundancy. This is a spare column
This shows the case with A memory cell array is normally selected by a normal column decoder (NCD), but when a spare column is used, if a column address corresponding to a column containing a defective memory cell is input, the corresponding normal column decoder is not selected. , a spare column decoder (SCD) is selected instead, and a spare memory cell is selected. This replacement involves programming the fuse link by laser beam irradiation or electrical fusing.

により行なう。This is done by

第２図（ｂ）は、このような動作を行なう従来のノーマ
ルコラムデコータヲ示ス。）’ｉ　＋　　）’ｊ　＋　
　）’Ｉｔは、外部コラムアドレス入力に従って発生さ
れる内部コラムアドレス信号であり、）’ｔ＋　　ｙｊ
、ｙ３のすべてが“Ｈ″レベルなると、デコーダが選択
状態となる。このとき、ノードＮＩはＬ”レベルになる
。FIG. 2(b) shows a conventional normal column decoder that performs such an operation. )'i + )'j +
)'It is the internal column address signal generated according to the external column address input, and )'t+yj
, y3 all go to the "H" level, the decoder enters the selected state. At this time, node NI becomes L'' level.

ビット線対Ｂ　Ｌｏ　、Ｂ　Ｌｏをスペアコラムと置換
する場合、前述のようにヒユーズリンクＬｏをレーザ照
射により′溶断する。これにより、アドレス信号）’！
　＋　　ｙｊｒ　　Ｖｋが選択状態になってノードＮ１
が“Ｌ”レベルになっても、ノードＮｌ　　’は“Ｈ”
レベルを保ち、ノードＮｚは“Ｌ”のままであり、非選
択状態を保つ。When replacing the bit line pair B Lo and B Lo with a spare column, the fuse link Lo is blown by laser irradiation as described above. This causes the address signal)'!
+ yjr Vk is selected and node N1
Even if becomes “L” level, node Nl’ remains “H”
The node Nz remains at "L" and remains in a non-selected state.

ところが、ヒユーズリンクＬ０を切断した場合、ノード
Ｎ、は、例えば電源投入時等に、“Ｈ”。However, when the fuse link L0 is disconnected, the node N becomes "H", for example, when the power is turned on.

“Ｌ”いずれのレベルになるかは不確定であり、この後
、メモリ装置が動作しても、この状態を確定させる要因
はないので、誤選択が生じ、メモリ装置の誤動作に至る
ことになる。The “L” level is uncertain, and even if the memory device operates after this, there is no factor that determines this state, so incorrect selection will occur, leading to malfunction of the memory device. .

第２図（Ｃ）は他の従来例を示す。この場合、ｙＬ、ｙ
Ｌもまたアドレス信号（互いに相補の信号）であり、入
力コラムアドレスに対応していずれか一方が“Ｈ”レベ
ルになる。例えばｙｉ、ｙｊ。FIG. 2(C) shows another conventional example. In this case, yL, y
L is also an address signal (signals complementary to each other), and one of them becomes "H" level in response to the input column address. For example, yi, yj.

）’ｍ＋）’ｔがすべて“Ｈ”レベルになると、ノード
Ｎ！が“Ｈ”レベルとなり、対応するビット線対ＢＬｏ
、Ｂｌｏがデータ線対Ｉ１０．Ｉ１０に接続される。)'m+)'t all become “H” level, node N! becomes “H” level, and the corresponding bit line pair BLo
, Blo are the data line pair I10. Connected to I10.

この場合も、ヒユーズリンクＬ０を溶断した場合に、例
えば電源投入後ｙ、−“Ｈ”＋　　ｙｔ　−“Ｌ”の状
態が続くと、上記の例と同様に、誤選択が生ずることに
なる。In this case as well, if the fuse link L0 is blown and the state of y, -"H" + yt - "L" continues after the power is turned on, an erroneous selection will occur as in the above example.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の半導体記憶装置は以上のように構成されているの
で、スタチックコラム動作を行なうコラムデコーダ等の
場合、ヒユーズリンク切断時に、ノーマルデコーダを確
実に非選択状態に保つことが困難であるという問題点が
あった。Conventional semiconductor memory devices are configured as described above, so in the case of a column decoder that performs static column operation, it is difficult to reliably keep a normal decoder in a non-selected state when a fuse link is disconnected. There was a point.

この発明は上記のような問題点を解消するためになされ
たもので、スタチック型デコーダの場合において、欠陥
のあるメモリセルを選択するノーマルデコーダをヒユー
ズリンクの切断によって確実に非選択状態に保つことが
できる半導体記憶装置を得ることを目的とする。This invention has been made to solve the above-mentioned problems, and in the case of a static decoder, a normal decoder that selects a defective memory cell is surely kept in a non-selected state by disconnecting a fuse link. The object of the present invention is to obtain a semiconductor memory device that can perform the following steps.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る半導体記憶装置は、アドレス信号が人力
されるデコーダ本体回路とアドレス信号がスタンドバイ
状態を示す場合にデコーダ出力線をプリチャージするた
めのプリチャージ回路との間に、ヒユーズリンクを設け
たものである。In the semiconductor memory device according to the present invention, a fuse link is provided between the decoder main circuit to which the address signal is input manually and the precharge circuit for precharging the decoder output line when the address signal indicates a standby state. It is something that

〔作用〕[Effect]

この発明においては、ヒユーズリンクを切断した時、ス
タンドバイ時のプリチャージによってハーフランチが働
いたままとなっており、アドレスデコーダを確実に非選
択状態に保つことができる。In this invention, when the fuse link is disconnected, the half launch remains in operation due to precharging during standby, and the address decoder can be reliably maintained in the non-selected state.

〔実施例〕　　′ 以下、この発明の実施例を図について説明する。〔Example〕 ' Embodiments of the present invention will be described below with reference to the drawings.

第１図（ａ）はこの発明の第１実施例による半導体記憶
装置のノーマルデコーダを示す回路図である。FIG. 1(a) is a circuit diagram showing a normal decoder of a semiconductor memory device according to a first embodiment of the present invention.

図において、Ｑ　Ｎ　Ｉ　Ｉ　Ｑ　、１ｍ　＋　Ｑ　Ｎ
　３はＮチャネルトランジスタであ、す、これらはアド
レス信号を選択するデコーダ本体回路を構成している。In the figure, Q N I I Q , 1m + Q N
3 is an N-channel transistor, which constitutes a decoder main circuit for selecting an address signal.

Ｑ、、、Ｑ、２゜Ｑ、、、Ｑ、、はＰチャネルトランジ
スタ、１はインバータ回路、Ｌｏはヒユーズリンク、ｙ
ｉ、ｙｉ。Q,,,Q,2゜Q,,,Q,, are P-channel transistors, 1 is an inverter circuit, Lo is a fuse link, y
i, yi.

ｙｌｌはアドレス信号であり、トランジスタＱ１゜Ｑ、
２．α、３はプリチャージ回路を構成し、それぞれはア
ドレス信号ｙｉ、ｙ４．ｙｋにより制御される。また、
トランジスタＱＰ４はインバータ回路１とともにハーフ
ラッチ回路を構成している。本実施例はこのようなコラ
ムデコーダにおいて、デコーダ本体回路とプリチャージ
回路との間にヒュ−ズリンクＬ０を設けたものである。yll is an address signal, and transistor Q1゜Q,
2. α, 3 constitute a precharge circuit, and address signals yi, y4 . Controlled by yk. Also,
Transistor QP4 and inverter circuit 1 constitute a half latch circuit. In this embodiment, a fuse link L0 is provided between the decoder main circuit and the precharge circuit in such a column decoder.

このような構成になる半導体記憶装置では、アドレス信
号！＝、）’＝、”Ｊ＊はチップ非選択時（スタンドバ
イ時）には、コラムデコーダを全て非選択にするために
全て“Ｌ”レベルにされるため、ヒユーズリンクＬ０を
切断した時、スタンドバイ時にノードＮ、がトランジス
タＱ□＋　Ｑｐｚ＋　　Ｑｐｆｆにより１Ｈ″レベルに
プルアップされてノードＮ２が“Ｌ”レベルとなりトラ
ンジスタＱＰ４によるハーフラッチが働くこととなり、
アクティブサイクルに入ってＹ＋、）’ｊ、）’＋が全
で“Ｈ″″となっても、トランジスタＱＰ４によるハー
フラッチが働いたままとなり、ノードＮ、は確実に“Ｌ
”レベルに保たれることとなる。In a semiconductor memory device with such a configuration, the address signal! =, )'=, "When the chip is not selected (standby), all J* are set to "L" level to deselect all column decoders, so when fuse link L0 is disconnected, During standby, the node N is pulled up to the 1H'' level by the transistor Q□+Qpz+Qpff, the node N2 becomes the "L" level, and a half latch by the transistor QP4 is activated.
Even if Y+, )'j, )'+ are all "H" after entering the active cycle, the half latch by transistor QP4 remains active, and node N is definitely "L".
“It will be maintained at the same level.

このように、本実施例では、スタンドバイ時のアドレス
信号により定まるハーフラッチ回路によって、ヒユーズ
リンク切断時にも、デコーダを確実に非選択状態に保つ
ことができる。In this way, in this embodiment, the half latch circuit determined by the address signal during standby can reliably keep the decoder in the non-selected state even when the fuse link is disconnected.

第１図中）はこの発明の第２実施例による半導体記憶装
置のノーマルデコーダを示す回路図である。1) is a circuit diagram showing a normal decoder of a semiconductor memory device according to a second embodiment of the present invention.

図において、第１図（ａ）と同一符号は同じものを示し
、’Ｊｔ、Ｙｔ　は互いに相補的なアドレス信号である
。本実施例は、インバータ回路１をアドレス信号３’ｔ
、）’ｔによりオン、オフ制御するようにしたものであ
り、これにおいても、上記第１実施例と同様の効果を奏
する。In the figure, the same symbols as in FIG. 1(a) indicate the same things, and 'Jt and Yt are mutually complementary address signals. In this embodiment, the inverter circuit 1 is connected to the address signal 3't.
.

第１図（Ｃ）はこの発明の第３実施例による半導体記憶
装置のノーマルデコーダを示す回路図である。FIG. 1(C) is a circuit diagram showing a normal decoder of a semiconductor memory device according to a third embodiment of the present invention.

図において、第１図（ａｌ、　（ｂｌと同一符号は同じ
ものを示し、Ｑ　Ｐ４’ｌ　　ＱＰ４＃はハーフラッチ
回路を構成するＰチャネルトランジスタである。本実施
例はレイアウト上の制約を緩和するために、トランジス
タＱ、、、Ｑ、２．Ｑ、、からなるＮＡＮＤゲート（デ
コーダ本体回路）を隣り合うデコーダ同士で共有したも
のであり、またトランジスタＱＰ４’。In the figure, the same reference numerals as in FIG. Therefore, adjacent decoders share a NAND gate (decoder main circuit) consisting of transistors Q, , Q, 2.Q, and transistor QP4'.

Ｑ、４〃からなるハーフラッチ回路は、ヒユーズリンク
非切断時にＮＡＮＤゲートが選択状態になった噛合、ノ
ードＮｚ　、　Ｎｚ　’のいずれかが“Ｈ”になるが、
この時にハーフラッチがノン・アクティブになり、ノー
ドＮ、の立ち下がりを阻害しないよう構成されており、
本実施例においても上記第１．第２実施例と同様の効果
を奏する。In the half-latch circuit consisting of Q and 4, when the fuse link is not disconnected, the NAND gate is in the selected state, and either node Nz or Nz' becomes "H".
At this time, the half latch becomes non-active and is configured so as not to inhibit the falling of node N.
In this embodiment as well, the above-mentioned 1. The same effects as in the second embodiment are achieved.

なお、上記実施例では、スタンドバイ状態をもつアドレ
ス信号）’ｉ　＋　　Ｙｊ、）’ＩＦがＮＡＮＤゲート
に入力されるデコーダの場合を示したが、これはスタン
ドバイ時にデコーダが非選択であるならば、他の回路形
式であってもよく、同様の効果を奏する。Note that in the above embodiment, the case is shown in which the address signal )'i + Yj,)'IF having a standby state is input to the NAND gate of the decoder; For example, other circuit formats may be used and the same effect can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明の半導体記憶装置によれば、ア
ドレス信号が入力されるデコーダ本体回路とアドレス信
号がスタンドバイ状態を示す場合にデコーダ出力線をプ
リチャージするためのプリチャージ回路との間に、ヒユ
ーズリンクを設けたので、ヒユーズリンク切断時に、ハ
ーフラッチ回路を働いたままの状態にでき、欠陥のある
メモリセルを選択するデコーダを確実に非選択状態に保
つことができる効果がある。As described above, according to the semiconductor memory device of the present invention, there is a gap between the decoder main circuit to which the address signal is input and the precharge circuit for precharging the decoder output line when the address signal indicates the standby state. Furthermore, since the fuse link is provided, the half latch circuit can be left in operation when the fuse link is disconnected, and the decoder that selects the defective memory cell can be reliably kept in the non-selected state.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図（ａ）、　（ｂｌ及び（Ｃ）はそれぞれこの発明
の第１゜第２及び第３実施例による半導体記憶装置を示
す回路図、第２図（ａ）は従来の半導体記憶装置を示す
構成図、第２図（ｂ）及び（Ｃ）はそれぞれ従来の半導
体記憶装置を示す回路図である。 図において、Ｑ□、Ｑ、、、Ｑ１０はＮチャネルトラン
ジスタ％　ＱＰＩＩ　Ｑｐｚ＋　Ｑｐｓ＋　ＱＰ４１　
ＱＰ４’　＋Ｑ、４〃はＰチャネルトランジスタ、Ｌｏ
はヒユーズリンク、１はインバータ回路、）’ｉ、）’
ｊ、）’ｉ＋＋３’ｔ＋　　ｙｔ　はアドレス信号であ
る。 なお図中同一符号は同−又は相当部分を示す。1(a), (bl and (C) are circuit diagrams showing semiconductor memory devices according to the first, second and third embodiments of the present invention, respectively, and FIG. 2(a) is a circuit diagram showing a conventional semiconductor memory device. 2B and 2C are circuit diagrams respectively showing conventional semiconductor memory devices. In the figures, Q□, Q, , Q10 are N-channel transistors QPII Qpz+ Qps+ QP41
QP4' +Q, 4 is a P-channel transistor, Lo
is a fuse link, 1 is an inverter circuit, )'i,)'
j,)'i++3't+yt is an address signal. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (3)

【特許請求の範囲】[Claims] （１）アドレス信号が入力されるデコーダ本体回路と、
上記アドレス信号がスタンドバイ状態を示す場合にデコ
ーダ出力線をプリチャージするためのプリチャージ回路
と、上記デコーダ出力線中に設けられトランジスタとイ
ンバータ回路とからなるハーフラッチ回路とを備えたア
ドレスデコーダを有し、冗長性を有する半導体記憶装置
において、欠陥のあるメモリセルを予備メモリセルと置
換するためのヒューズリンクを上記デコーダ本体回路と
上記プリチャージ回路との間に設けたことを特徴とする
半導体記憶装置。(1) A decoder main circuit into which an address signal is input;
An address decoder comprising a precharge circuit for precharging a decoder output line when the address signal indicates a standby state, and a half latch circuit provided in the decoder output line and consisting of a transistor and an inverter circuit. A semiconductor memory device having redundancy, characterized in that a fuse link for replacing a defective memory cell with a spare memory cell is provided between the decoder main circuit and the precharge circuit. Storage device. （２）上記ハーフラッチ回路のインバータ回路は、上記
アドレス信号のうちの一部の信号によりオン、オフ制御
されるものであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。(2) The inverter circuit of the half latch circuit is controlled to be turned on and off by a part of the address signals.
The semiconductor storage device described in 1. （３）上記ハーフラッチ回路のインバータ回路は、上記
アドレス信号のうちの一部の信号によりオン、オフ制御
されるものであり、１つのデコーダ本体回路およびプリ
チャージ回路が隣接する２つのアドレスデコーダにより
共有されていることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。(3) The inverter circuit of the half-latch circuit is controlled on and off by some of the address signals, and one decoder main circuit and precharge circuit are controlled by two adjacent address decoders. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is shared.