JPS6320055B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はビタービ復号器のためのメトリツク正
規化回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a metric normalization circuit for a Viterbi decoder.

デイジタル通信において伝送誤りを減らす方法
の一つにビタービ復号器がある。ビタービ復号器
の動作については1973年３月に米国IEEEより発
行されたProceedings of the IEEE、vol61、No.
３の第268頁〜第278頁に記載されている論文
「The Viterbi Algorithm」に詳細に記されてい
る。ビタービ復号器は、受信々号の１符号語入力
毎に符号語の取り得る各枝のメトリツク増分を計
算し、この増分を、記憶されている各状態の現在
のメトリツクに加算して新メトリツクを計算し、
各状態毎に最大メトリツクを示す枝を選択すると
ともにこの新メトリツク値を各状態の新メトリツ
クとして記憶するものである。メトリツクは１符
号語入力毎に増加していく量であり、適切な正規
化を行いメトリツク記憶器がオーバーフローしな
いようにしなければならない。 A Viterbi decoder is one of the methods for reducing transmission errors in digital communications. The operation of the Viterbi decoder is described in Proceedings of the IEEE, vol. 61, No., published by the IEEE in March 1973.
It is described in detail in the paper "The Viterbi Algorithm" on pages 268 to 278 of Vol. 3. The Viterbi decoder calculates the metric increment of each possible branch of the code word for each input code word of each received code, and adds this increment to the current metric of each stored state to create a new metric. calculate,
The branch showing the maximum metric is selected for each state, and this new metric value is stored as the new metric for each state. The metric is an amount that increases with each input code word, and appropriate normalization must be performed to prevent the metric storage from overflowing.

正規化の方法として従来第１図に示すブロツク
図による方法が使われていた。１０１，１０７は
それぞれ被復号データ、復号データの入力および
出力端子であり、枝メトリツク演算器１０２、枝
選択器１０４、メトリツク記憶器１０５、パスメ
モリ１０６がビタービ復号器を構成している。正
規化回路は最大メトリツク選択器１０８、最大メ
トリツク記憶器１０９、スイツチ１１０、減算器
１１１から成る。この従来方法ではまずスイツチ
１１０を上方に倒しておき、メトリツク演算およ
び枝選択を行う。このとき同時に各状態のメトリ
ツクは最大メトリツク記憶器１０８に供給され、
全ての状態のメトリツクのうち最大値が選ばれて
最大値記憶器１０９に貯えられる。この期間を第
２図の区間T₁に示す。次に第２図の区間T₂にお
いてスイツチ１１０を下方に倒し、メトリツク記
憶器１０５より読み出された値から最大値記憶器
の内容を減算器１１１により差引き再びメトリツ
ク記憶器１０５に入力する。このように従来方法
においてはメトリツク演算区間T₁とメトリツク
正規化区間T₂が縦続的に行われるため、演算時
間がかかり、全体の処理時間を短縮できないとい
う欠点があつた。本発明は従来方法におけるこの
ような欠点を除き、高速処理を可能にするもので
ある。以下本発明の動作原理を詳細に説明する。 As a normalization method, the method shown in the block diagram shown in FIG. 1 has conventionally been used. Reference numerals 101 and 107 are input and output terminals for decoded data and decoded data, respectively, and a branch metric calculator 102, a branch selector 104, a metric memory 105, and a path memory 106 constitute a Viterbi decoder. The normalization circuit consists of a maximum metric selector 108, a maximum metric storage 109, a switch 110, and a subtracter 111. In this conventional method, the switch 110 is first tilted upward, and metric calculations and branch selection are performed. At this time, the metrics of each state are simultaneously supplied to the maximum metric storage 108,
The maximum value of the metrics of all states is selected and stored in maximum value storage 109. This period is shown in section _T1 in FIG. Next, in section T ₂ of FIG. 2, the switch 110 is moved downward, and the contents of the maximum value memory are subtracted by the subtractor 111 from the value read out from the metric memory 105 and inputted into the metric memory 105 again. As described above, in the conventional method, the metric calculation interval T ₁ and the metric normalization interval T ₂ are performed in series, resulting in a disadvantage that the calculation takes time and the overall processing time cannot be shortened. The present invention eliminates these drawbacks of conventional methods and enables high-speed processing. The operating principle of the present invention will be explained in detail below.

第３図は本発明によるメトリツク正規化回路を
含むビタービ復号器のブロツク図を示すものであ
る。 FIG. 3 shows a block diagram of a Viterbi decoder including a metric normalization circuit according to the present invention.

枝選択器１０４からは、取り得る各内部状態の
メトリツクが出力され、特定値選択器３０１に供
給される。特定値選択器３０１により選ばれた特
定順位のメトリツクは記憶器３０２に貯えられ
る。メトリツク記憶器の出力と、記憶器３０２の
出力は減算器３０３に印加され、その減算出力は
メトリツク更新用加算器１０３の一つの入力端子
に印加される。 The branch selector 104 outputs metrics for each possible internal state and supplies them to the specific value selector 301. Metrics of a specific rank selected by the specific value selector 301 are stored in the memory 302. The output of the metric storage and the output of the storage 302 are applied to a subtracter 303, and the subtracted output is applied to one input terminal of the metric update adder 103.

本発明の動作を説明するに当り、今回路が第４
図T₂に示す区間にあり、記憶器３０２には、特
定順位のメトリツクとして説明の便宜上T₁の区
間で選択された最大メトリツクが貯えられている
ものとする。T₂の区間において、１０２〜１０
６のビタービ復号器はメトリツク演算および枝選
択等の一連の復号動作を行う。このとき同時に最
大値選択器は枝選択器から得られる各内部状態の
メトリツクから最大値を選択していく。各状態の
メトリツク算出過程において、メトリツク記憶器
１０５から読み出された値は減算器に加えられ、
記憶器３０２の内容すなわち区間T₁において得
られた最大メトリツクを差し引かれ、メトリツク
更新用加算器１０３に加えられる。このため、メ
トリツク正規化は第４図Ｃに示すように前の区間
T₁における最大メトリツクを使用して正規化を
行うため、枝選択等の動作と同じ区間T₂で処理
を済ませることができる。区間T₂の終りでは、
T₂の区間に最大値選択器３０１で得られた最大
メトリツクが記憶器３０２に貯えられる。この値
は次の区間においてメトリツク正規化に利用され
る。 In explaining the operation of the present invention, the fourth circuit will now be described.
For convenience of explanation, it is assumed that the maximum metric selected in the interval _T1 is stored in the interval shown in _FIG . In the interval T ₂ , 102 to 10
The Viterbi decoder No. 6 performs a series of decoding operations such as metric calculations and edge selection. At the same time, the maximum value selector selects the maximum value from the metrics of each internal state obtained from the branch selector. In the metric calculation process for each state, the value read from the metric storage 105 is added to the subtractor,
The contents of the memory 302, ie, the maximum metric obtained in the interval _T1 , are subtracted and added to the metric update adder 103. Therefore, metric normalization is performed on the previous interval as shown in Figure 4C.
Since normalization is performed using the maximum metric at T ₁ , processing can be completed in the same interval T ₂ as branch selection and other operations. At the end of interval T ₂ ,
The maximum metric obtained by the maximum value selector 301 during the interval T ₂ is stored in the memory 302 . This value is used for metric normalization in the next interval.

以上詳細に説明したように本発明によるメトリ
ツク正規化回路は、一つ前の復号区間における最
大メトリツクを利用して正規化を行うため、正規
化処理を枝選択等の復号処理と同時に行うことが
でき、処理速度を飛躍的に高めることができる。 As explained in detail above, the metric normalization circuit according to the present invention performs normalization using the maximum metric in the previous decoding interval, so the normalization process can be performed simultaneously with the decoding process such as branch selection. This can dramatically increase processing speed.

尚、特定値選択器３０１の機能は最大値選択あ
るいは最小値選択が好ましいが、他の最大値から
２番目等の特定の値を選ぶ選択機能によつても同
様の正規化を行うことができ、このような変更は
全て本発明に含まれることはいうまでもない。 Note that although the function of the specific value selector 301 is preferably maximum value selection or minimum value selection, similar normalization can also be performed by a selection function that selects a specific value such as the second from the other maximum value. It goes without saying that all such changes are included in the present invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のメトリツク正規化回路を使つた
ビタービ復号器のブロツク図、第２図は第１図の
復号器の動作の時間的な流れを示す図、第３図は
本発明によるメトリツク正規化回路を使つたビタ
ービ復号器の一例を示すブロツク図、第４図は第
３図の復号器の動作の時間的な流れを示す図であ
る。 図中３０１は特定値選択器を、３０２は特定メ
トリツク記憶器を、３０３は減算器を示す。 Fig. 1 is a block diagram of a Viterbi decoder using a conventional metric normalization circuit, Fig. 2 is a diagram showing the temporal flow of the operation of the decoder of Fig. FIG. 4 is a block diagram showing an example of a Viterbi decoder using a decoding circuit. FIG. 4 is a diagram showing a temporal flow of the operation of the decoder shown in FIG. In the figure, 301 is a specific value selector, 302 is a specific metric storage device, and 303 is a subtracter.

Claims (1)

【特許請求の範囲】[Claims] １ 枝メトリツク演算器、メトリツク更新用加算
器、取り得る内部状態のメトリツク出力端子をも
つ枝選択器、メトリツク記憶器、およびパスメモ
リから成るビタービ復号器において、前記取り得
る内部状態のメトリツクを入力とし、その大きさ
の特定順位の値を選択する特定値選択器と、特定
値記憶器と、この特定値記憶器の内容を前記メト
リツク記憶器の内容から減算する減算器とから成
り、この減算器の出力を前記メトリツク更新用加
算器の１つの入力としたことを特徴とするメトリ
ツク正規化回路。1. In a Viterbi decoder consisting of a branch metric calculator, an adder for updating metrics, a branch selector having a metric output terminal for possible internal states, a metric memory, and a path memory, the metrics of the possible internal states are input. , a specific value selector for selecting a value of a specific order of magnitude, a specific value memory, and a subtractor for subtracting the content of the specific value memory from the content of the metric memory. A metric normalization circuit characterized in that the output of the metric update adder is used as one input of the metric update adder.