JPS63200528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63200528A JPS63200528A JP62032504A JP3250487A JPS63200528A JP S63200528 A JPS63200528 A JP S63200528A JP 62032504 A JP62032504 A JP 62032504A JP 3250487 A JP3250487 A JP 3250487A JP S63200528 A JPS63200528 A JP S63200528A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は半導体装置の製造方法に関し、特K、半導体
基体の表面に形成された溝の側面に不純物を尋人する方
法に係る。
基体の表面に形成された溝の側面に不純物を尋人する方
法に係る。
(従来の技術)
近年、ダイナミックランダムアクセスメモリ等の半導体
記憶装置においては、キャパシタとしていわゆる溝キャ
パシタを用いることによシ、高集積化に対処するように
なっている。溝キャノくシタを使うダイナミックランダ
ムアクセスメモリの構造を第4図に示す。図において、
11は例えばP型のシリコン基板で、12はこの基板1
1上に形成された溝キャパシタ、13は同じくMOSト
ランジスタである。
記憶装置においては、キャパシタとしていわゆる溝キャ
パシタを用いることによシ、高集積化に対処するように
なっている。溝キャノくシタを使うダイナミックランダ
ムアクセスメモリの構造を第4図に示す。図において、
11は例えばP型のシリコン基板で、12はこの基板1
1上に形成された溝キャパシタ、13は同じくMOSト
ランジスタである。
ところで、上記溝キャパシタ12の溝表面には、フラッ
トバンド電圧(VFR)を小さくするために、N型の不
純物領域121が形成されている。
トバンド電圧(VFR)を小さくするために、N型の不
純物領域121が形成されている。
この不純物領域121の従来の形成方法を第5図に示す
。まず、第5図(a)に示すように、P型のシリコン基
板21上において、溝を形成する部分に、第1の熱酸化
膜22を約1000A程度成長させる。この後、この熱
酸化膜22上に窒化硅素(Si、N、)膜23を約15
00A程度堆積する。
。まず、第5図(a)に示すように、P型のシリコン基
板21上において、溝を形成する部分に、第1の熱酸化
膜22を約1000A程度成長させる。この後、この熱
酸化膜22上に窒化硅素(Si、N、)膜23を約15
00A程度堆積する。
その後、窒化硅素膜23上にフォトレジスト膜を塗布し
、写真蝕刻法により、溝パターン24を形成する。
、写真蝕刻法により、溝パターン24を形成する。
次に、第5図(blに示すように、溝パターン24をマ
スクとしてRIE法により窒化硅素膜23、熱酸化膜2
2、シリコン基板21を順次エツチングし、溝25を形
成する。
スクとしてRIE法により窒化硅素膜23、熱酸化膜2
2、シリコン基板21を順次エツチングし、溝25を形
成する。
次k、第5図(C)に示すように、溝25の表面に第2
の熱酸化膜26を100A程度成長させる。
の熱酸化膜26を100A程度成長させる。
この後、溝25の側面A及びBK順次イオン注入する。
これによシ、側面A及びBKはN型の不純物領域27が
形成される。
形成される。
次に、第5図(d)に示すように、窒化硅素膜23、第
1.第2の熱酸化膜22.26をエツチングした後、溝
25の表面に100A程度のゲート酸化膜28を形成す
る。次に、溝25以外の平面領域に、写真蝕刻法でフォ
トレジスト膜による開きパターン(図示せず)を形成し
、5A8+をイオン注入する。次に、多結晶シリコンを
堆積し、ゲート電極29を形成する。
1.第2の熱酸化膜22.26をエツチングした後、溝
25の表面に100A程度のゲート酸化膜28を形成す
る。次に、溝25以外の平面領域に、写真蝕刻法でフォ
トレジスト膜による開きパターン(図示せず)を形成し
、5A8+をイオン注入する。次に、多結晶シリコンを
堆積し、ゲート電極29を形成する。
以上、従来の不純物領域の製造方法を説明したが、この
方法では、次のような問題があった。以下、これを説明
する。今、溝25の深さを約3μm、その開口面の大き
さを約1.0μmx1.0μmフラ + とすると、溝25の側面AIC対する As イオン
の注入角度を83°ぐらいに設定する必要がある。
方法では、次のような問題があった。以下、これを説明
する。今、溝25の深さを約3μm、その開口面の大き
さを約1.0μmx1.0μmフラ + とすると、溝25の側面AIC対する As イオン
の注入角度を83°ぐらいに設定する必要がある。
すると、溝25の底面Cには、”As+イオンが約7°
で注入される。その結果、底面Cには側面251の約1
0倍の濃度不純物領域30(第5図フラ + (C) 、 (d)参照)が形成される。例えば、 A
B イオンの注入条件を400 KeV、lX10
cm とすると、側面AにはlX10cWL の濃
度N型の不純物領域27が形成され、底面Cには、この
約10倍の1×10cWL の濃度をもつN型の不純
物領域3θが形成される。しかも、この関係は、側面B
と底面Cとの間でもいえるので、結局、底面Cには、側
面AあるいはBの不純物領域27の約20倍の濃度をも
つ不純物領域30が形成される。
で注入される。その結果、底面Cには側面251の約1
0倍の濃度不純物領域30(第5図フラ + (C) 、 (d)参照)が形成される。例えば、 A
B イオンの注入条件を400 KeV、lX10
cm とすると、側面AにはlX10cWL の濃
度N型の不純物領域27が形成され、底面Cには、この
約10倍の1×10cWL の濃度をもつN型の不純
物領域3θが形成される。しかも、この関係は、側面B
と底面Cとの間でもいえるので、結局、底面Cには、側
面AあるいはBの不純物領域27の約20倍の濃度をも
つ不純物領域30が形成される。
しかし、このように溝25の底面C側の不純物濃度が高
くなると、この底面C側では、ゲート酸化膜28を形成
する場合、増速酸化が起き、膜圧が厚くなる。その結果
、セル容量が減少し、回路の動作マージンが減少する。
くなると、この底面C側では、ゲート酸化膜28を形成
する場合、増速酸化が起き、膜圧が厚くなる。その結果
、セル容量が減少し、回路の動作マージンが減少する。
また、底面C側の不純物濃度が高くなることによシ、こ
の底面C側のゲート酸化膜28は、膜圧は厚いものの破
壊電界が低くなシ、信頼性が低下する。
の底面C側のゲート酸化膜28は、膜圧は厚いものの破
壊電界が低くなシ、信頼性が低下する。
(発明が解決しようとする問題点)
以上述べたように溝キャパシタの溝側面に不純物を注入
する場合、従来の方法では、溝底面にも不純物が注入さ
れてしまい、しかもその濃度が高いので回路の動作マー
ジンが減少したシ破壊電界が低く力る等の問題があった
。
する場合、従来の方法では、溝底面にも不純物が注入さ
れてしまい、しかもその濃度が高いので回路の動作マー
ジンが減少したシ破壊電界が低く力る等の問題があった
。
そこでこの発明は、溝側面への不純物の導入に伴なう溝
底面への不純物の導入を防ぎ、回路の動作マージンの減
少や破壊電界の低下を防止することが可能な半導体装置
の製造方法を提供することを目的とする。
底面への不純物の導入を防ぎ、回路の動作マージンの減
少や破壊電界の低下を防止することが可能な半導体装置
の製造方法を提供することを目的とする。
(問題点を解決するための手段)
上記目的を達成するためにこの発明は、半導体基体に形
成された溝の表面に第1の被膜を形成する工程、この第
1の被膜の溝底面側の部分に第2の被膜を形成する工程
、溝側面に不純物をイオン注入する工程とを設けるよう
にしたものである。
成された溝の表面に第1の被膜を形成する工程、この第
1の被膜の溝底面側の部分に第2の被膜を形成する工程
、溝側面に不純物をイオン注入する工程とを設けるよう
にしたものである。
(作用)
上記方法によれば、溝側面への不純物のイオン注入時、
溝底面に形成された第2の被膜がマスクとなって、溝底
面へのイオンの注入を防ぐことができる。
溝底面に形成された第2の被膜がマスクとなって、溝底
面へのイオンの注入を防ぐことができる。
(実施例)
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第1図(a)〜(e)は、一実施例の製造方法における
工程を順次示すもので、溝キャパシタの溝表面に不純物
を導入する場合を代表として示している。
工程を順次示すもので、溝キャパシタの溝表面に不純物
を導入する場合を代表として示している。
まず、第1図(a)に示す様に、通常のり、01.、(
>、δ法でシリコン基板101上に素子分#1鎮域10
2を形成する。次に、素子領域のシリコン基板上K、第
1の熱酸化膜70.9’1i1000λ程度形成する。
>、δ法でシリコン基板101上に素子分#1鎮域10
2を形成する。次に、素子領域のシリコン基板上K、第
1の熱酸化膜70.9’1i1000λ程度形成する。
次に、この熱酸化膜103上に窒化硅素(SiN4)膜
104を1500λ程度形成する。次に、写真蝕刻法で
フォトレジスト膜による溝パターン105を形成する。
104を1500λ程度形成する。次に、写真蝕刻法で
フォトレジスト膜による溝パターン105を形成する。
その後、第1図(b) K示す様に、フォトレジスト膜
をマスクとして窒化硅素膜104、熱酸化膜103、シ
リコン基板101を連続してエツチングし、シリコン基
板101に溝を形成する。次に、フォトレジスト膜を除
去してから、溝表面に例えば二酸化硅素による第2の熱
酸化膜106を10OA成長させる。次に、全面に例え
ば多結晶シリコンによる膜1o7を6000λ程度堆積
する・ここて、溝の大きさを例えば1μm X 1μm
とし、シリコン基板101での深さを4μmとすると、
溝は、多結晶シリコン膜によって完全に埋められる。
をマスクとして窒化硅素膜104、熱酸化膜103、シ
リコン基板101を連続してエツチングし、シリコン基
板101に溝を形成する。次に、フォトレジスト膜を除
去してから、溝表面に例えば二酸化硅素による第2の熱
酸化膜106を10OA成長させる。次に、全面に例え
ば多結晶シリコンによる膜1o7を6000λ程度堆積
する・ここて、溝の大きさを例えば1μm X 1μm
とし、シリコン基板101での深さを4μmとすると、
溝は、多結晶シリコン膜によって完全に埋められる。
その後、第1図(C)に示すように、RIB法にょシ平
面上の多結晶シリコン#1o7及び溝の中に堆積されて
いる多結晶シリコン膜107をエツチングする。このエ
ツチングにょシ、溝底面CK約200OAの多結晶シリ
コン膜10Bを残置させる。その後、溝の一方の側面の
シリコン基板101表面に、第4図(C)と同様に、
As を注入角度83 でかつ400KeV、lX1
0cm の条件でイオン注入する。その結果、溝側面
Aに約1×10cm の濃度をもつN型の不純物領
域109が形成される。同時に、溝底面Cに残置させた
多結晶シリコン膜10B上にも、75As がイオン注
入される。この場合、溝底面Cの多結晶シリコン膜10
8上においては、イオン注入角度が7°であるため、溝
側面Aの約8倍の密度の” A 3 が注入される。
面上の多結晶シリコン#1o7及び溝の中に堆積されて
いる多結晶シリコン膜107をエツチングする。このエ
ツチングにょシ、溝底面CK約200OAの多結晶シリ
コン膜10Bを残置させる。その後、溝の一方の側面の
シリコン基板101表面に、第4図(C)と同様に、
As を注入角度83 でかつ400KeV、lX1
0cm の条件でイオン注入する。その結果、溝側面
Aに約1×10cm の濃度をもつN型の不純物領
域109が形成される。同時に、溝底面Cに残置させた
多結晶シリコン膜10B上にも、75As がイオン注
入される。この場合、溝底面Cの多結晶シリコン膜10
8上においては、イオン注入角度が7°であるため、溝
側面Aの約8倍の密度の” A 3 が注入される。
溝側面Aへのイオン注入が完了すると、引き続き、対向
する溝側面Bへのイオン注入がなされる。
する溝側面Bへのイオン注入がなされる。
次に、第1図(d)に示すように、多結晶シリコン膜1
08を、例えばCDE法を用いて選択的にエツチングし
、除去する。その後、窒化硅素膜104をエツチングす
る。
08を、例えばCDE法を用いて選択的にエツチングし
、除去する。その後、窒化硅素膜104をエツチングす
る。
次に、第1図(e)に示すように、第1.第2の熱酸化
膜103,107をエツチングする。そして、全面に第
1のゲート酸化膜110f100に成長させる。その後
、写真蝕刻法によシ、75A B イオンを注入する
領域を設定するためのレジスト開ロバターン111を形
成する。この後、フォトレジスト膜をマスクとして、全
面に?sA s イオン全400 KeV、lX10
cm で注入する。この結果、溝底面C及び溝外平面
にも溝側面A、Bと同じ濃度のN型の不純物領域112
が形成される。
膜103,107をエツチングする。そして、全面に第
1のゲート酸化膜110f100に成長させる。その後
、写真蝕刻法によシ、75A B イオンを注入する
領域を設定するためのレジスト開ロバターン111を形
成する。この後、フォトレジスト膜をマスクとして、全
面に?sA s イオン全400 KeV、lX10
cm で注入する。この結果、溝底面C及び溝外平面
にも溝側面A、Bと同じ濃度のN型の不純物領域112
が形成される。
その後、フォトレジスト膜を除去し、第1のゲート電極
113を形成する。次に、第1のゲート酸化膜110を
選択的にエツチングした後、第2のゲート酸化膜114
を800上程度のH,0雰囲気中で形成する。この時、
第1のゲート電極113上に1200λ、シリコン基板
111上に200^の酸化膜114を成長させる。次に
、第2のゲート電極115を形成する。その後、この第
2ゲート電極115をマスクにしてシリコン基板101
に” A B+イオン’に5X10’″cfn″″*、
60KeVで注入し、ソース・ドレイン用拡散層116
を形成する。その後、CVD法によシリコン窒化膜11
7を堆積し、ビット線用コンタクト穴118を形成する
。次に、アルミニウム配線119を形成した後、ピット
線を形成する。
113を形成する。次に、第1のゲート酸化膜110を
選択的にエツチングした後、第2のゲート酸化膜114
を800上程度のH,0雰囲気中で形成する。この時、
第1のゲート電極113上に1200λ、シリコン基板
111上に200^の酸化膜114を成長させる。次に
、第2のゲート電極115を形成する。その後、この第
2ゲート電極115をマスクにしてシリコン基板101
に” A B+イオン’に5X10’″cfn″″*、
60KeVで注入し、ソース・ドレイン用拡散層116
を形成する。その後、CVD法によシリコン窒化膜11
7を堆積し、ビット線用コンタクト穴118を形成する
。次に、アルミニウム配線119を形成した後、ピット
線を形成する。
以上により、ダイナミックランダムアクセスメモリの形
成が終了する。
成が終了する。
以上詳述したこの実施例によれば、溝側面A。
BK”As+イオンを注入するとき、溝底面Cの多結晶
シリコン膜108がマスクとなりて、この溝底面Cへの
イオン注入を防ぐことができる。これによシ、溝底面C
側のイオン濃度が高くなることに起因する回路の動作マ
ージンの減少や破壊電圧の低下を防ぐことができる。
シリコン膜108がマスクとなりて、この溝底面Cへの
イオン注入を防ぐことができる。これによシ、溝底面C
側のイオン濃度が高くなることに起因する回路の動作マ
ージンの減少や破壊電圧の低下を防ぐことができる。
次に、この発明の他の実施例を第2図(a)〜(e)を
参照しながら詳細に説明する。なお、以下の説明では、
素子分離用溝の側面への不純物の尋人を例にこの発明を
説明する。
参照しながら詳細に説明する。なお、以下の説明では、
素子分離用溝の側面への不純物の尋人を例にこの発明を
説明する。
まず、第2図(a)に示すように、シリコン基板201
上に第1の熱酸化膜202を100OA程度形成する。
上に第1の熱酸化膜202を100OA程度形成する。
次に、写真蝕刻法によシ、フォトレジスト膜によるイオ
ン注入パターン203を形成する。そして、フォトレジ
スト膜をマスクとして+ ABイオンの注入を行ない、第1のN型の不純物領域2
04を形成する。
ン注入パターン203を形成する。そして、フォトレジ
スト膜をマスクとして+ ABイオンの注入を行ない、第1のN型の不純物領域2
04を形成する。
次に、第2図(blに示すように、レジストを除去後、
全面に窒化硅素膜2θ5を150OA堆積する。その後
、写真蝕刻法により素子分離領域となるところに、フォ
トレジスト膜による1μm幅程鹿の溝パターンを形成す
る。次に、窒化硅素膜205、熱酸化膜202、シリコ
ン基板201を順次エツチングし、溝206を形成する
。この場合、シリコン基板20)における溝206の深
さは4μm程度とする。次に、溝206の表面に例えば
二酸化硅素膜による第2の熱酸化膜207を約100^
成長させる。次に、溝206の底建11B+を40 K
eV テI X 10”cm−2程度とし、P型の不純
物領域20Bを形成する。
全面に窒化硅素膜2θ5を150OA堆積する。その後
、写真蝕刻法により素子分離領域となるところに、フォ
トレジスト膜による1μm幅程鹿の溝パターンを形成す
る。次に、窒化硅素膜205、熱酸化膜202、シリコ
ン基板201を順次エツチングし、溝206を形成する
。この場合、シリコン基板20)における溝206の深
さは4μm程度とする。次に、溝206の表面に例えば
二酸化硅素膜による第2の熱酸化膜207を約100^
成長させる。次に、溝206の底建11B+を40 K
eV テI X 10”cm−2程度とし、P型の不純
物領域20Bを形成する。
その後、第2図(C)に示す様に、全面に第1の多結晶
シリコン膜209を6000λ堆積した後、RIE法な
どによシ溝キャパシタの場合と同じく溝底面Cに第1の
多結晶シリコン膜210を2ooo5−程度残置させる
(第2図(d)参照)。次K、溝206の側面A、Hに
約83°の注入角度をもって As を400KeV
、lX10cfn でイオン注入する。
シリコン膜209を6000λ堆積した後、RIE法な
どによシ溝キャパシタの場合と同じく溝底面Cに第1の
多結晶シリコン膜210を2ooo5−程度残置させる
(第2図(d)参照)。次K、溝206の側面A、Hに
約83°の注入角度をもって As を400KeV
、lX10cfn でイオン注入する。
次に、第2図(e)に示すように、溝底面Cに残った第
1の多結晶シリコン膜210によシ除去する。
1の多結晶シリコン膜210によシ除去する。
その後、シリコン窒化膜205、第1及び第2の熱酸化
膜202,207をエツチングした後、第1のゲート酸
化膜211を形成する。次に、第1のゲート電極212
を形成する。この場合、溝底面Cには、充分に高濃度の
P型の不純物領域208が形成されているため、セル間
を電気的に充分に分離することができる。その後、第1
のゲート酸化膜211をエツチングし、第2のゲート酸
化膜213を形成する。次に、第2ゲート電極214を
形成した後、溝キャパシタと同様に、ソース・ドレイン
用拡散層215f形成する。次に、CVD法によりシリ
コン酸化膜216を形成する。そして、これにコンタク
ト穴217を形成した後、アルミニウム配線218を形
成する。これによシ、ダイナミックランダムアクセスメ
モリの形成が終了する。
膜202,207をエツチングした後、第1のゲート酸
化膜211を形成する。次に、第1のゲート電極212
を形成する。この場合、溝底面Cには、充分に高濃度の
P型の不純物領域208が形成されているため、セル間
を電気的に充分に分離することができる。その後、第1
のゲート酸化膜211をエツチングし、第2のゲート酸
化膜213を形成する。次に、第2ゲート電極214を
形成した後、溝キャパシタと同様に、ソース・ドレイン
用拡散層215f形成する。次に、CVD法によりシリ
コン酸化膜216を形成する。そして、これにコンタク
ト穴217を形成した後、アルミニウム配線218を形
成する。これによシ、ダイナミックランダムアクセスメ
モリの形成が終了する。
以上述べたようにこの実施例は、溝底面Cに不純物領域
208を形成してから多結晶シリコン膜210を形成し
、溝側面A 、BK”As+をイオン注入するようにし
だものであるが、このようにしテモ、溝側面A、Bへの
イオン注入時は、溝底面Cへのイオン注入を防ぐことが
できるので、先の実施例と同様の効果を得ることができ
る。
208を形成してから多結晶シリコン膜210を形成し
、溝側面A 、BK”As+をイオン注入するようにし
だものであるが、このようにしテモ、溝側面A、Bへの
イオン注入時は、溝底面Cへのイオン注入を防ぐことが
できるので、先の実施例と同様の効果を得ることができ
る。
以上の説明では、溝底面に残置した多結晶シリコン膜を
最終的に除去する場合を説明したが、第3図に示すよう
に残してもよい。先の第2図の方法では、多結晶シリコ
ン膜210を残しても溝底面Cに既に不純物領域208
が形成されているので問題はない。また、第1図の方法
であっても、対象が溝キャパシタである場合は、溝底面
Cに特に不純物領域112を必要とするものでもないの
で、多結晶シリコン膜108を残してもいっこうKさし
つかえない。
最終的に除去する場合を説明したが、第3図に示すよう
に残してもよい。先の第2図の方法では、多結晶シリコ
ン膜210を残しても溝底面Cに既に不純物領域208
が形成されているので問題はない。また、第1図の方法
であっても、対象が溝キャパシタである場合は、溝底面
Cに特に不純物領域112を必要とするものでもないの
で、多結晶シリコン膜108を残してもいっこうKさし
つかえない。
なお、給3図では、多結晶シリコン膜210上に酸化膜
219を形成する場合を示すが、これはなくてもよいこ
とは勿論である。
219を形成する場合を示すが、これはなくてもよいこ
とは勿論である。
上記のように溝底面Cに多結晶シリコン膜108.21
0を残す場合は、溝側面に不純物をイオン注入する際、
多結晶シリコンIIQ 7 o s 。
0を残す場合は、溝側面に不純物をイオン注入する際、
多結晶シリコンIIQ 7 o s 。
210をマスクとして第2の熱酸化g106゜207を
エツチングによシ除去してから注入する方が、イオン注
入の加速電圧を下げるという意味から効果が大きい。
エツチングによシ除去してから注入する方が、イオン注
入の加速電圧を下げるという意味から効果が大きい。
まだ、多結晶シリコン膜108,210を残す場合には
、側面A、Bへの”A8 のイオン注入を終了してか
ら残置した多結晶シリコン膜1o8゜210を酸化しき
ってもよい。これは第3図の多結晶シリコン膜210が
熱酸化された酸化膜になった場合に相当する。
、側面A、Bへの”A8 のイオン注入を終了してか
ら残置した多結晶シリコン膜1o8゜210を酸化しき
ってもよい。これは第3図の多結晶シリコン膜210が
熱酸化された酸化膜になった場合に相当する。
以上述べたようにこの発明によれば、溝側面への不純物
導入時の溝底面への不純物導入による回路の動作マージ
ンの減少や破壊電圧の低下を防ぐことができる半導体装
置の製造方法を提供することができる。
導入時の溝底面への不純物導入による回路の動作マージ
ンの減少や破壊電圧の低下を防ぐことができる半導体装
置の製造方法を提供することができる。
第1図はこの発明に係わる半導体装置の一実施例の工程
を示す断面図、第2図はこの発明に係わる半導体装置の
他の実施例の工程を示す断面図、第3図はこの発明に係
わる半導体装置のさらに他の実施例を説明するための断
面図、第4図はダイナミックランダムアクセスメモリの
構造を示す断面図、第5図は従来の半導体装置の製造方
法の工程を示す断面図である。 101.201・・・シリコン基板、102・・・素子
分離領域、103,106,202,207・・・熱酸
化膜、104,205・・・窒化硅素膜、105・・・
溝パターン、107,108,209,210゜・・・
多結晶シリコン膜、109,112,204゜208・
・・不純物領域、110,114,211゜213・・
・ゲート酸化膜、111・・・レジスト開ロバターン、
113,115,212,214・・・ゲート電極、1
16,215・・・拡散層、A、B・・・溝側面、C・
・・溝底面、203・・・イオン注入パターン、206
・・・溝、118,217・・・コンタクト穴、218
・・・アルミニウム配線。 出願人代理人 弁理士 鈴 江 武 彦(C) 第5 (d) 図
を示す断面図、第2図はこの発明に係わる半導体装置の
他の実施例の工程を示す断面図、第3図はこの発明に係
わる半導体装置のさらに他の実施例を説明するための断
面図、第4図はダイナミックランダムアクセスメモリの
構造を示す断面図、第5図は従来の半導体装置の製造方
法の工程を示す断面図である。 101.201・・・シリコン基板、102・・・素子
分離領域、103,106,202,207・・・熱酸
化膜、104,205・・・窒化硅素膜、105・・・
溝パターン、107,108,209,210゜・・・
多結晶シリコン膜、109,112,204゜208・
・・不純物領域、110,114,211゜213・・
・ゲート酸化膜、111・・・レジスト開ロバターン、
113,115,212,214・・・ゲート電極、1
16,215・・・拡散層、A、B・・・溝側面、C・
・・溝底面、203・・・イオン注入パターン、206
・・・溝、118,217・・・コンタクト穴、218
・・・アルミニウム配線。 出願人代理人 弁理士 鈴 江 武 彦(C) 第5 (d) 図
Claims (7)
- (1)半導体基体に溝を形成する第1の工程と、上記溝
の表面に第1の被膜を形成する第2の工程と、 上記第1の被膜の上に第2の被膜を形成する第3の工程
と、 上記第2の被膜を上記溝の底面に一部残置させるように
除去する第4の工程と、 上記溝の側面にイオンを注入する第5の工程と、を具備
したことを特徴とする半導体装置の製造方法。 - (2)上記第1の被膜は二酸化硅素膜であり、上記第2
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第1項記載の半導体装置の製造方法。 - (3)半導体基体に溝を形成する第1の工程と、上記溝
の表面に第1の被膜を形成する第2の工程と、 上記第1の被膜の上に第2の被膜を形成する第3の工程
と、 上記第2の被膜を上記溝の底面に一部残置させるように
除去する第4の工程と、 上記溝の側面にイオンを注入する第5の工程と、上記溝
の底面に残置された上記第2の被膜を除去する第6の工
程とを具備したことを特徴とする半導体装置の製造方法
。 - (4)上記第1の被膜は二酸化硅素膜であり、上記第2
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第3項記載の半導体装置の製造方法。 - (5)半導体基体に溝を形成する第1の工程と、上記溝
の表面に第1の被膜を形成する第2の工程と、 上記第1の被膜の上に第2の被膜を形成する第3の工程
と、 上記第2の被膜を上記溝の底面に一部残置させるよりに
除去する第4の工程と、 上記溝の側面の上記第1の被膜を除去する第5の工程と
、 上記溝の側面にイオンを注入する第6の工程と、を具備
したことを特徴とする半導体装置の製造方法。 - (6)上記第1の被膜は二酸化硅素膜であり、上記第2
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第5項記載の半導体装置の製造方法。 - (7)半導体基体に溝を形成する第1の工程と、上記溝
の表面に二酸化硅素膜を形成する第2の工程と、 上記二酸化硅素膜の上に多結晶シリコン膜を形成する第
3の工程と、 上記多結晶シリコン膜を上記溝の底面に一部残置させる
ように除去する第4の工程と、 上記溝の側面の上記二酸化硅素膜を除去する第5の工程
と、 上記溝の側面の半導体基体表面にイオンを注入する第6
の工程と、 上記溝の底面に残置された上記多結晶シリコン膜を酸化
する第7の工程と、 を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032504A JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032504A JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63200528A true JPS63200528A (ja) | 1988-08-18 |
JPH0381297B2 JPH0381297B2 (ja) | 1991-12-27 |
Family
ID=12360818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62032504A Granted JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63200528A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
US6127719A (en) * | 1996-06-05 | 2000-10-03 | Advanced Micro Devices, Inc. | Subfield conductive layer and method of manufacture |
JP2012507866A (ja) * | 2008-10-31 | 2012-03-29 | アプライド マテリアルズ インコーポレイテッド | P3iチャンバにおける共形ドープの改善 |
-
1987
- 1987-02-17 JP JP62032504A patent/JPS63200528A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
US6066885A (en) * | 1996-05-23 | 2000-05-23 | Advanced Micro Devices, Inc. | Subtrench conductor formed with large tilt angle implant |
US6127719A (en) * | 1996-06-05 | 2000-10-03 | Advanced Micro Devices, Inc. | Subfield conductive layer and method of manufacture |
JP2012507866A (ja) * | 2008-10-31 | 2012-03-29 | アプライド マテリアルズ インコーポレイテッド | P3iチャンバにおける共形ドープの改善 |
Also Published As
Publication number | Publication date |
---|---|
JPH0381297B2 (ja) | 1991-12-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |