JPS6319850A - Static type memory element - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、生体材料を構成材料として用いたトランジ
スタ素子を利用したスタティック型メモリ素子に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a static memory element using a transistor element using a biological material as a constituent material.
従来、集積回路に用いられているトランジスタ素子とし
ては第３図に示す電界効果型トランジスタ（ＦＥＴ）が
あった。ここで１はｐ形シリコン基板、２はチャネル領
域、３はｎ＋層、４はＳｔＯ□膜、５はソース電極、６
はゲート電極、７はドレイン電極である。Conventionally, a field effect transistor (FET) shown in FIG. 3 has been used as a transistor element in an integrated circuit. Here, 1 is a p-type silicon substrate, 2 is a channel region, 3 is an n+ layer, 4 is a StO□ film, 5 is a source electrode, and 6
is a gate electrode, and 7 is a drain electrode.
この従来のＦＥＴではゲート電極によって印加されるゲ
ートｉ圧を制御することによりスイッチング動作をさせ
ることが可能である。In this conventional FET, it is possible to perform a switching operation by controlling the gate i pressure applied by the gate electrode.
従来のＦＥＴは以上のように構成されているため微細加
工が可能であり、ＦＥＴを用いて超ＬＳＩが多数実現さ
れてきた。しかしながらなお−層の微細化をはかり、高
性能、大規模ＬＳＩを実現しようとすると、ドレイン−
ソース間のバンチスルー現象、ゲート酸化膜、ドレイン
接合の耐圧。Since conventional FETs are configured as described above, microfabrication is possible, and many VLSIs have been realized using FETs. However, when trying to achieve high performance, large-scale LSI by miniaturizing the layers, the drain
Bunch-through phenomenon between sources, gate oxide film, and drain junction breakdown voltage.
ドープされた不純物原子の統計的なバラツキ等の各種の
要因がわざわいして０．２μｍ以下への微細化は不可能
となっている。Various factors such as statistical dispersion of doped impurity atoms cause problems, making it impossible to miniaturize to 0.2 μm or less.
この発明は上記のような従来の集積回路におけるトラン
ジスタ素子の微細化の限界を克服できる新しいスタティ
ック型メモリ素子を提供するためになされたもので、生
体材料を構成材料として用いることにより、トランジス
タ素子サイズを生体分子レベルの超微細な大きさにまで
近づけるようにして高密度化、高速化を図ろうとするも
のである。This invention was made in order to provide a new static memory element that can overcome the limitations of miniaturization of transistor elements in conventional integrated circuits as described above. The aim is to increase density and speed by approaching the ultra-fine size of biomolecules.
この発明にかかるスタティック型メモリ素子は、電子伝
達蛋白質で作成された第１電子伝達蛋白質膜、上記電子
伝達蛋白質のレドックス電位と異なるレドックス電位を
有する電子伝達蛋白質で作成され、上記第１電子伝達蛋
白質膜に異積して接着接合された第２を子伝達蛋白賞膜
、該第２電子伝達蛋白質膜を作成する電子伝達蛋白質の
レドックス電位と異なるレドックス電位を持つ電子伝達
蛋白質で作成され第２電子伝達蛋白質膜に累積して接着
接合された第３電子伝達蛋白質膜、第１電子伝達蛋白質
膜に接続されるソース電極、第２電子伝達蛋白質膜に接
続されるゲート電極、第３電子伝達蛋白質膜に接続され
るドレイン電極を備え、各電子伝達蛋白質のレドックス
電位の差異を利用してスイッチング特性を持たせた素子
を用いてスタティック型メモリ素子を構成したものであ
る。A static memory element according to the present invention includes a first electron transfer protein membrane made of an electron transfer protein, an electron transfer protein membrane made of an electron transfer protein having a redox potential different from that of the electron transfer protein, and a first electron transfer protein membrane made of an electron transfer protein having a redox potential different from that of the electron transfer protein. The second electron transfer protein membrane, which is adhesively bonded to the second membrane, is made of an electron transfer protein having a redox potential different from that of the electron transfer protein forming the second electron transfer protein membrane. a third electron transfer protein membrane cumulatively adhesively bonded to the transfer protein membrane; a source electrode connected to the first electron transfer protein membrane; a gate electrode connected to the second electron transfer protein membrane; and a third electron transfer protein membrane. A static memory element is constructed using an element that has a drain electrode connected to the electron transfer protein and that has switching characteristics by utilizing the difference in redox potential of each electron transfer protein.
この発明に係るスタティック型メモリ素子は、レドック
ス電位の異なる少なくとも２種類の電子伝達蛋白質を構
成材料として用いたトランジスタで構成されているため
、該メモリ素子を生体分子レベルの超微細な大きさにま
で近づけることが可能となり、高密度化、高速化が図ら
れる。Since the static memory element according to the present invention is composed of a transistor using at least two types of electron transfer proteins with different redox potentials as constituent materials, the memory element can be made into an ultra-fine size at the biomolecule level. This makes it possible to bring them closer together, resulting in higher density and faster speeds.
以下、この発明について詳細に説明する。 This invention will be explained in detail below.
微生物の生体膜及び高等生物のミトコンドリアの内膜中
には、それぞれ機能は異なるが、Ｈ２゜有機酸、 ＮＡ
Ｄ （Ｐ） Ｈ（Ｎｉｃｏｔｉｎｅａｍｉｄｅ Ａｄｅ
ｎｉｎｅ Ｄｉｎｕｃｌｅｏｔｉｄｅ（Ｐｈｏｓｐｈａ
ｔｅ））などの還元性の化学物質から電子を引き抜く酵
素蛋白質と共に、その電子を生体膜の定められた方向に
運ぶ電子伝達能を有する蛋白質（ｉｌ電子伝達蛋白質称
す）が複数種類存在している。これらの電子伝達蛋白質
は、生体膜中に、一定の配向性をもって埋め込まれ、分
子間で電子伝達が起こるように特異的な分子間配置をと
っている。このように電子伝達蛋白質は、生体膜中で精
巧な配置をもって連鎖状に並んでいるため、電子を蛋白
質連鎖に沿って流すことが可能で電子の動きを分子レベ
ルで制御することができる。The biological membranes of microorganisms and the inner membranes of mitochondria of higher organisms contain H2゜organic acids, NA, although their functions differ.
D (P) H (Nicotineamide Ade
nine Dinucleotide (Phospha)
Along with enzyme proteins that extract electrons from reducing chemicals such as te)), there are multiple types of proteins (referred to as il electron transfer proteins) that have the ability to transfer electrons to biological membranes in a defined direction. . These electron transfer proteins are embedded in biological membranes with a certain orientation and have a specific intermolecular arrangement so that electron transfer occurs between molecules. In this way, electron transport proteins are arranged in chains in biological membranes in an elaborate arrangement, making it possible to flow electrons along protein chains and controlling the movement of electrons at the molecular level.
電子伝達蛋白質は電子伝達時に酸化還元（レドックス）
反応を伴い、各電子伝達蛋白質のレドックス電位の負の
準位から正の準位へと電子を流すことができる。Electron transfer proteins undergo oxidation-reduction (redox) during electron transfer.
Along with the reaction, electrons can flow from the negative redox potential level to the positive redox potential level of each electron transfer protein.
したがって適当なレドックス電位をもつ電子伝達蛋白質
を２種類（Ａ及びＢ）用い、これをＡ−Ｂ−Ａと３層に
累積させることにより、それらのレドックス電位の差異
を利用してトランジスタ特性又はスイッチング特性を生
ずる接合を形成できる。Therefore, by using two types of electron transfer proteins (A and B) with appropriate redox potentials and accumulating them in three layers A-B-A, the difference in redox potentials can be used to improve transistor characteristics or switching. It is possible to form a bond that produces properties.
以下にこの発明の一実施例を図を用いて詳細に説明する
。An embodiment of the present invention will be explained in detail below using the drawings.
第２図（ａ）はこの発明の記憶回路を構成するためのス
イッチング素子の模式的断面構成図で二図において１６
はガラス製基手反、１７はＡｇ、Ａｕ。FIG. 2(a) is a schematic cross-sectional configuration diagram of a switching element for configuring the memory circuit of the present invention.
17 is Ag and Au.
Ａ１などの金属製電極で基板１６上に複数条が平行に形
成されている。１８は電子伝達蛋白質であるフラボトキ
シンで作成された第１電子伝達蛋白質膜で、複数条の電
極１７上に形成されている。A plurality of metal electrodes such as A1 are formed in parallel on the substrate 16. Reference numeral 18 denotes a first electron transfer protein membrane made of flavotoxin, which is an electron transfer protein, and is formed on the plurality of electrodes 17 .
２０は複数条の平行電極１７と直角方向に形成された複
数条の平行電極で、第１電子伝達蛋白質膜１８上に形成
されている。１９は電子伝達蛋白質であるチトクローム
Ｃで作成された第２電子伝達蛋白質膜で、第１電子伝達
蛋白質膜１８に累積して接着接合され、電極２０に接合
されている。２１は電子伝達蛋白質であるフラボトキシ
ンで作成された第３電子伝達蛋白ｆＲ膜で、第２電子伝
達蛋白質膜１９に累積して接着接合されている。２２は
複数条の平行電極２０と直角方向に形成された複数条の
平行電極で、第３電子伝達蛋白質膜２１上に形成されて
いる。A plurality of parallel electrodes 20 are formed perpendicularly to the plurality of parallel electrodes 17, and are formed on the first electron transfer protein membrane 18. Reference numeral 19 denotes a second electron transfer protein membrane made of cytochrome C, which is an electron transfer protein, which is cumulatively adhesively bonded to the first electron transfer protein membrane 18 and joined to the electrode 20 . Reference numeral 21 denotes a third electron transfer protein fR membrane made of flavotoxin, which is an electron transfer protein, and is cumulatively adhesively bonded to the second electron transfer protein membrane 19. A plurality of parallel electrodes 22 are formed perpendicularly to the plurality of parallel electrodes 20, and are formed on the third electron transfer protein membrane 21.
第２図（ａ）において、電極１７と２０間に第１電子伝
達蛋白質膜１８が介在しているが、第１電子伝達蛋白質
膜１８だけであれば、誘電体として作用するので、両電
極１７と２０間の絶縁は保たれる。第１．第２及び第３
電子伝達蛋白質膜１８゜１９．２１が配向を整えて累積
し接着接合すると電極１７と２２間での電子の授受が可
能となる。In FIG. 2(a), the first electron transfer protein film 18 is interposed between the electrodes 17 and 20, but since the first electron transfer protein film 18 alone acts as a dielectric, both the electrodes 17 and 20 The insulation between and 20 is maintained. 1st. 2nd and 3rd
When the electron transfer protein membranes 18.degree.19.21 are aligned, accumulated, and adhesively bonded, it becomes possible to transfer electrons between the electrodes 17 and 22.
第２電子伝達蛋白質１９に対して電極２０は絶縁的であ
るが、これに電気的影響を与えることができ、電圧を印
加する働きをする。したがって電極２０は従来のＦＥＴ
のゲート電極に相当し、電極１７．２２はソース電極、
ドレイン電極に相当する。Although the electrode 20 is insulative with respect to the second electron transfer protein 19, it can have an electrical influence on the second electron transfer protein 19, and functions to apply a voltage thereto. Therefore, the electrode 20 is a conventional FET.
corresponds to the gate electrode, electrode 17.22 is the source electrode,
Corresponds to the drain electrode.
次に上記スイッチング素子の動作原理を第４図を用いて
より詳細に説明する。Next, the operating principle of the switching element described above will be explained in more detail with reference to FIG.
上記スイッチング素子は、第４図（ａ）に示すように、
チトクロームＣ分子１９の両側にフラボトキシン２１．
１８を接着接合し、それぞれに電極１７．２０．２２を
接続した構成となっており、このスイッチ素子において
は、各電極１７，２０゜２２に電圧を印加しないときの
レドックス電位状態は第４図（ト））に示すａの状態と
なり、一方、電極１７に対して電極２２に負電圧ｖ２を
印加したとき、またあるいは咳■２に加えて電極１７に
対して電極２０に負電圧■１を印加したときのレドック
ス状態はそれぞれ第４図（ｂｌのす、ｃの状態となる。The switching element, as shown in FIG. 4(a),
Flavotoxin 21. on both sides of cytochrome C molecule 19.
In this switch element, the redox potential state when no voltage is applied to each electrode 17, 20° 22 is as shown in Fig. 4. On the other hand, when a negative voltage v2 is applied to the electrode 22 with respect to the electrode 17, or in addition to coughing ■2, a negative voltage ■1 is applied to the electrode 20 with respect to the electrode 17. The redox state when the voltage is applied becomes the state shown in FIG. 4 (bl) and c, respectively.
そして、ａ、ｂの状態では電極１７．２２間には電流は
流れず、Ｃの状態では電流が流れる。In states a and b, no current flows between the electrodes 17 and 22, and in state C, current flows.
従って、電ｔＭ１７．２２間に電圧ｖ２を印加した状態
で、電極１７．２２間の電圧■１をオン、オフすること
により、本素子はスイッチング特性を呈することとなる
。Therefore, by turning on and off the voltage 1 between the electrodes 17 and 22 while applying the voltage v2 between the electrodes tM17 and 22, the device exhibits switching characteristics.
第２図（Ｃ）は本発明のスタティック型メモリ素子を構
成するための抵抗素子の構造の一部を示す。FIG. 2(C) shows a part of the structure of a resistor element for configuring the static type memory element of the present invention.
本例では２つの電極２０間に電子伝達蛋白質１８によっ
て抵抗が形成される。In this example, a resistance is formed between the two electrodes 20 by the electron transfer protein 18.
第１図（ａ）、 （ｉ））はそれぞれ本発明の一実施例
によるスタティック型メモリ素子のトランジスタ等価回
路図である。ここで、トランジスタ４〜１１及び高抵抗
素子１４．１５は、第２図に示される構造をもっている
。FIGS. 1(a) and 1(i) are respectively equivalent circuit diagrams of transistors of a static type memory device according to an embodiment of the present invention. Here, the transistors 4 to 11 and the high resistance elements 14 and 15 have the structure shown in FIG.
１．２はビットライン、３はワードラインであり、６個
のトランジスタ４〜９、又は４個のトランジスタ４〜７
および２個の高抵抗素子１４．１５が１ビツトのスタテ
ィック型メモリ素子を構成する。1.2 is a bit line, 3 is a word line, 6 transistors 4-9, or 4 transistors 4-7
and two high resistance elements 14 and 15 constitute a 1-bit static type memory element.
即ち第１図（ａ）においては、トランジスタ８，９のド
レインおよびゲートを電圧ＶＩＩＯに接続して負荷素子
とし、そのソースを出力端子とし、トランジスタ１０．
１１のドレインを上記各出力端子に、ソースをアースに
接続し、ゲートを入力端子としてトランジスタ８と１０
．９と１１により各々１入力１出力のインバータ素子を
構成し、この２個のインバータ素子の互いの入力端子を
他方の出力端子に接続して双安定回路を梼成し、データ
の書込みおよび読出しのために設けた１対のビットライ
ン１．２と上記双安定回路の１対の入力端子とを、それ
ぞれトランジスタ６．７のソースとゲートに接続して１
対のトランスファゲートを構成し、該トランスファゲー
トのゲート１ｆ極を、上記双安定回路を選択するために
設けた１本のリードライン３に接続したものである。That is, in FIG. 1(a), the drains and gates of transistors 8 and 9 are connected to voltage VIIO to serve as load elements, their sources are used as output terminals, and transistors 10.
Transistors 8 and 10 are connected with their drains connected to the respective output terminals, their sources connected to ground, and their gates connected to the input terminals.
．． 9 and 11 each constitute an inverter element with one input and one output, and the input terminals of these two inverter elements are connected to the output terminal of the other to form a bistable circuit, and data writing and reading are performed. A pair of bit lines 1.2 provided for
A pair of transfer gates is formed, and the gate 1f pole of the transfer gate is connected to one lead line 3 provided for selecting the bistable circuit.
また、第１回出）は負荷素子として第１図（ａｌのトラ
ンジスタ８．９の代わりに高抵抗素子１４．１５を用い
たものである。Also, in the first example), a high resistance element 14.15 is used in place of the transistor 8.9 in FIG. 1 (al) as a load element.
このメモリ素子の動作は次のとおりである。まず書き込
みは、ワードライン３を“Ｈルーベルにし、トランジス
タ６および７を導通状態にし、がつビアトライン１，２
に書き込みデータ、即ち両ラインに相互に逆の電位、た
とえば１に“Ｈ″、２に“Ｌ＠を供給する。それによっ
てトランジスタ４．５，８．９で構成された双安定回路
の）−ド１０および１１に互いに逆の電位が強制的に与
えられ、データが書きこまれる。Ｖき込み終了後、ワー
ドライン３が′Ｌ″レベルになってもクロスカップルさ
れたインバータから成る双安定回路はスタティックに書
き込まれたデータを保持することができる。The operation of this memory device is as follows. First, in writing, word line 3 is set to "H level", transistors 6 and 7 are made conductive, and via lines 1 and 2 are turned on.
Write data is supplied to both lines, that is, mutually opposite potentials, for example, "H" to 1 and "L@" to 2. Thereby, the bistable circuit composed of transistors 4.5 and 8.9) - Potentials opposite to each other are forcibly applied to the nodes 10 and 11, and data is written.Even after the V writing is completed, the bistable circuit consisting of cross-coupled inverters is activated even if the word line 3 becomes 'L' level. can hold statically written data.
次に、読み出しは、同様にワードラインを“Ｈ”にする
ことにより、トランジスタ６．７を４通させ、ノード１
０．１１の電位をピントライン１．２に出力させ、それ
を検出することによって行なわれる。Next, for reading, by similarly setting the word line to "H", transistors 6 and 7 are passed through four times, and the node 1
This is done by outputting a potential of 0.11 to the focus line 1.2 and detecting it.
（発明の効果）
以上説明したように、この発明によれば、電子伝達蛋白
質で作成された第１電子伝達蛋白′１を膜、上記電子伝
達蛋白質のレドックス電位と異なるレドックス電位を臂
する電子伝達蛋白質で作成され、第１電子伝達蛋白質膜
に累積して接着接合された第２電子伝達蛋白ｌ！ｔＷ４
、第２電子伝達蛋白質膜を作成する電子伝達蛋白質のし
ｒンクス電位と異なるレドックス電位を有する電子伝達
蛋白質で作成され第２電子伝達蛋白質膜に累積して接着
接合された第３電子伝達蛋白ｔＭＩ、第１電子伝達蛋白
質膜に接続される！極、第２を子伝達蛋白ｌＩｔ膜に電
気的影響を与えるｔ極、及び第３電子伝達蛋白質膜に接
続される電極を備え、各電子伝達蛋白質のレドックス電
位の差異を利用して形成したトランジスタを用いてスタ
ティック型メモリ素子を構成したので、回路のサイズを
生体分子レベルの超微細な大きさに近づけることができ
、高密度化、高速化が可能となる。(Effects of the Invention) As explained above, according to the present invention, the first electron transfer protein '1 made of an electron transfer protein is connected to a membrane, and the electron transfer protein has a redox potential different from that of the electron transfer protein. A second electron transfer protein made of protein and cumulatively adhesively bonded to the first electron transfer protein membrane! tW4
, a third electron transfer protein tMI made of an electron transfer protein having a redox potential different from the redox potential of the electron transfer protein forming the second electron transfer protein membrane and cumulatively adhesively bonded to the second electron transfer protein membrane. , the first electron transport protein is connected to the membrane! A transistor formed by utilizing the difference in redox potential of each electron transfer protein, the second electrode having a t electrode that electrically affects the child transfer protein lIt membrane, and the third electrode connected to the electron transfer protein membrane. Since a static memory element is constructed using this method, the size of the circuit can be brought close to the ultra-fine size at the level of biomolecules, making it possible to increase density and speed.
第１図は本発明の一実施例によろスタティック型メモリ
素子のトランジスタ回路図、第２図は本発明のスタティ
ック型メモリ素子を構成するトランジスタ及び高抵抗素
子の構造及び等価回路を示す図、第３図は従来から使用
されているＭＯ３型ＦＥＴの構造を示す図、第４図シよ
上記本発明で用いたトランジスタの動作原理を説明する
図である。
１．２・・・ビットライン、３．７・・・ワードライン
、４〜１１・・・トランジスタ、１６・・・基板、１８
．１９．２０・・・第１．第２．第３′ｇ１子伝達蛋白
質膜。FIG. 1 is a transistor circuit diagram of a static type memory element according to an embodiment of the present invention, FIG. 2 is a diagram showing the structure and equivalent circuit of a transistor and a high resistance element constituting the static type memory element of the present invention, and FIG. FIG. 3 is a diagram showing the structure of a conventionally used MO3 type FET, and FIG. 4 is a diagram explaining the operating principle of the transistor used in the present invention. 1.2...Bit line, 3.7...Word line, 4-11...Transistor, 16...Substrate, 18
．． 19.20...1st. Second. 3'g1 child transfer protein membrane.
Claims (1)
膜、 上記電子伝達蛋白質のレドックス電位と異なるレドック
ス電位を有する電子伝達蛋白質で作成され、上記第１電
子伝達蛋白質膜に累積して接着接合された第２電子伝達
蛋白質膜、 該第２電子伝達蛋白質膜を作成する電子伝達蛋白質のレ
ドックス電位と異なるレドックス電位を有する電子伝達
蛋白質で作成され、上記第２電子伝達蛋白質膜に累積し
て接着接合された第３電子伝達蛋白質膜、 上記第１電子伝達蛋白質膜に接続されるソース電極、 上記第２電子伝達蛋白質膜に電気的影響を与えるゲート
電極、 上記第３電子伝達蛋白質膜に接続されるドレイン電極を
備えたトランジスタ素子を用い、 上記構成になる１つのトランジスタ素子のドレイン電極
およびゲート電極を第１レベルの電源に接続したもの、
あるいは電子伝達蛋白質から構成された２端子の高抵抗
素子を負荷素子とし、上記トランジスタ素子のソース電
極、あるいは上記高抵抗素子の他端を出力端子とし、 上記構成になる他のトランジスタ素子のドレイン電極を
上記出力端子に、ソース電極を第２レベルの電源に接続
し、ゲート電極を入力端子として１入力１出力のインバ
ータ素子を構成し、 かかる構成の１入力１出力のインバータ素子を２個、互
いの入力端子を他方の出力端子に接続して双安定回路を
構成し、 データの書込みおよび読出しのために設けた１対のビッ
トラインと該双安定回路の１対の入力端子とを、それぞ
れ上記構成になるさらに他のトランジスタ素子のソース
とドレイン電極に接続して一対のトランスファーゲート
を形成し、 該トランスファーゲートのゲート電極を上記双安定回路
を選択するために設けた１本のワードラインに接続して
構成してなることを特徴とするスタティック型メモリ素
子。(1) A first electron transfer protein membrane made of an electron transfer protein; an electron transfer protein membrane made of an electron transfer protein having a redox potential different from that of the electron transfer protein; a second electron transfer protein membrane made of an electron transfer protein having a redox potential different from that of the electron transfer protein forming the second electron transfer protein membrane, and cumulatively adheres to the second electron transfer protein membrane; a joined third electron transfer protein membrane, a source electrode connected to the first electron transfer protein membrane, a gate electrode electrically affecting the second electron transfer protein membrane, and a gate electrode connected to the third electron transfer protein membrane. A transistor element having a drain electrode having the above configuration is used, and the drain electrode and gate electrode of one transistor element having the above configuration are connected to a first level power source,
Alternatively, a two-terminal high resistance element composed of an electron transfer protein is used as a load element, the source electrode of the above transistor element or the other end of the above high resistance element is used as an output terminal, and the drain electrode of another transistor element having the above structure is used. is connected to the above output terminal, the source electrode is connected to the second level power supply, and the gate electrode is used as the input terminal to configure a 1-input, 1-output inverter element, and two 1-input, 1-output inverter elements with such a configuration are connected to each other. The input terminal of the bistable circuit is connected to the output terminal of the other to form a bistable circuit, and a pair of bit lines provided for writing and reading data and a pair of input terminals of the bistable circuit are connected to each other as described above. A pair of transfer gates is formed by connecting the source and drain electrodes of other transistor elements to be configured, and the gate electrode of the transfer gate is connected to one word line provided for selecting the bistable circuit. What is claimed is: 1. A static memory element comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164183A JPH0821735B2 (en) | 1986-07-11 | 1986-07-11 | Static memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164183A JPH0821735B2 (en) | 1986-07-11 | 1986-07-11 | Static memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319850A true JPS6319850A (en) | 1988-01-27 |
| JPH0821735B2 JPH0821735B2 (en) | 1996-03-04 |
Family
ID=15788279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164183A Expired - Lifetime JPH0821735B2 (en) | 1986-07-11 | 1986-07-11 | Static memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821735B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073556A (en) * | 2005-09-02 | 2007-03-22 | National Institute Of Advanced Industrial & Technology | Information recording element |
-
1986
- 1986-07-11 JP JP61164183A patent/JPH0821735B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073556A (en) * | 2005-09-02 | 2007-03-22 | National Institute Of Advanced Industrial & Technology | Information recording element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821735B2 (en) | 1996-03-04 |
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