JPS63195748A - Memory mapped controller for computer system - Google Patents
Memory mapped controller for computer systemInfo
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- JPS63195748A JPS63195748A JP2751487A JP2751487A JPS63195748A JP S63195748 A JPS63195748 A JP S63195748A JP 2751487 A JP2751487 A JP 2751487A JP 2751487 A JP2751487 A JP 2751487A JP S63195748 A JPS63195748 A JP S63195748A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機システムにおける専用アドレス空間を
生成するメモリマップド制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory mapped control device that generates a dedicated address space in a computer system.
計算機システムにおいては、バッチジョブ、対話式ユー
ザ、データベースユーザ等多数の処理が可能になってい
る。一方このような多種類のユーザの共存により、エラ
ーの発生を招いたり、権限のないユーザにより、記録さ
れた機密データをアクセスされたりすることを防止する
保全性、機密保護の必要から特定プログラム専用のメモ
リマツプを設定する必要が出てきた。In computer systems, a large number of processes such as batch jobs, interactive users, database users, etc. are possible. On the other hand, due to the coexistence of such many types of users, due to the need for integrity and security protection to prevent errors from occurring and confidential data being accessed by unauthorized users, specific programs may be created exclusively for specific programs. It became necessary to set the memory map of
第6図は計算機システムの全体構成図を示し、図におい
て101は計算機の中央処理装置を、102は計算機の
内部バスを示し、103a。FIG. 6 shows an overall configuration diagram of the computer system, in which 101 is the central processing unit of the computer, 102 is the internal bus of the computer, and 103a.
103bは内部バス102に接続されるメモリマップド
制御装置を各々示す。第7図はメモリマップド制御装置
103 a (b)の内部構成を示し、104はアドレ
スデコーダ、105は内部バ′ス102からのメモリコ
マンド信号Mdが与えられるメモリコマンドレシーバ、
106はAND回路、ARはメモリマップド制御装置1
03に対するメモリアクセス要求信号を示し、108は
メモリコントロール部を示す。103b indicates memory mapped control devices connected to the internal bus 102, respectively. FIG. 7 shows the internal configuration of the memory mapped control device 103a (b), in which 104 is an address decoder, 105 is a memory command receiver to which a memory command signal Md from the internal bus 102 is applied;
106 is an AND circuit, AR is memory mapped control device 1
108 indicates a memory access request signal for 03, and 108 indicates a memory control unit.
また第8図はアドレスデコーダ104の詳細を示したも
ので、Addは内部バス102からのアドレス情報、1
10は設定スイッチ、111はアドレス比較器を示し、
βはアドレスデコーダ信号を示す。Further, FIG. 8 shows details of the address decoder 104, where Add is address information from the internal bus 102, 1
10 is a setting switch, 111 is an address comparator,
β indicates an address decoder signal.
次に動作について説明する。第6図において、中央処理
装置101がメモリマップド制御装置103に対するプ
ログラムr用のアクセス要求が発生した場合について説
明する。第7図において、中央処理装置101は内部バ
ス102上にアドレス情91Addとメモリコマンド信
号Mdを出力する。第8図のアドレス比較器111では
、この入力されたアドレス情報Addと、予めスイッチ
110で設定されなコードαとを比較し、その結果とし
てのデコード信号βを出力する。Next, the operation will be explained. In FIG. 6, a case will be described in which the central processing unit 101 issues an access request for the program r to the memory mapped control unit 103. In FIG. 7, central processing unit 101 outputs address information 91Add and memory command signal Md onto internal bus 102. In FIG. The address comparator 111 in FIG. 8 compares the input address information Add with a code α set in advance by the switch 110, and outputs a decoded signal β as a result.
一方、第7図のメモリコマンド信号Mdはメモリコマン
ドレシーバ105に与えられ、適当な論理レベル変換が
施されて、変換信号Mdβが出力される。これらデコー
ド信号βと変換信号MdβとはAND回路106にて、
アドレス情報Addとメモリコマンド信号Mdの一致条
件を生成し、メモリコントロール部108に対し、中央
処理装置101からプログラムI用のメモリアクセス要
求があることをメモリアクセス要求信号ARを通じて知
らせる。メモリマップド制御装置103a。On the other hand, the memory command signal Md in FIG. 7 is applied to the memory command receiver 105, undergoes appropriate logic level conversion, and outputs a converted signal Mdβ. These decoded signal β and converted signal Mdβ are outputted by an AND circuit 106.
A match condition between the address information Add and the memory command signal Md is generated, and the memory control unit 108 is notified through the memory access request signal AR that there is a memory access request for program I from the central processing unit 101. Memory mapped control device 103a.
103bが同等の機能を持つ制御可能メモリ装置であり
、計算機lotの内部バス102に複数枚実装する場合
は、メモリマップド制御装置103内の設定スイッチ1
10をメモリマップド制御装置103aと103bで異
なるように設定する。103b is a controllable memory device with an equivalent function, and when multiple devices are installed on the internal bus 102 of a computer lot, setting switch 1 in the memory mapped control device 103
10 is set differently between the memory mapped control devices 103a and 103b.
又自装置内でデコードするアドレス比較情報を異なる情
報にすることにより、第9図に示すようにプログラムI
用のメモリ203 a、プログラム■用のメモリ203
bの異なるメモリアドレス領域として、中央処理装置1
01よりアクセスされる。In addition, by changing the address comparison information to be decoded within the own device to different information, the program I
Memory 203 a for program ■ Memory 203 for program ■
As the different memory address areas of b, the central processing unit 1
Accessed from 01.
このようにして同等機能のメモリであっても、特定のユ
ーザ専用に限定したメモリアドレス領域とし、プログラ
ムの機密保全、占有化を行うようにしている。In this way, even if the memory has the same function, the memory address area is limited to a specific user, and the program is kept confidential and exclusive.
従来の計算機内部バスのメモリマップド制御装置は、以
上のように構成されているので、計算機内部バス上のメ
モリマップド制御装置用の限定されたメモリ空間内に収
容する専用プログラムの種類が増加し°ζくると、各メ
モリマップド制御装置のメモリ空間を縮小して割当てな
ければならず、デコードするメモリ容量の制約をしなけ
ればならないという問題があった。また、各制御装置の
メモリ空間が歩容量となると、中央処理装置との間のイ
ンタフェース用バッファの制約等で、機能上の制限等が
発生するなどの問題点があった。Since the conventional memory-mapped control device for the computer internal bus is configured as described above, the types of dedicated programs that can be accommodated in the limited memory space for the memory-mapped control device on the computer internal bus have increased. As a result, the memory space of each memory mapped control device must be reduced and allocated, and there is a problem in that the memory capacity for decoding must be restricted. Furthermore, when the memory space of each control device becomes equal to the walking capacity, there are problems such as functional limitations due to restrictions on the interface buffer with the central processing unit.
この発明は上記問題点を解消するためになされたもので
、メモリ空間の物理容量を変更することなく、限られた
メモリ空間を複数倍の多重化したメモリ空間に拡張する
ことができ、各メモリマップド制御装置でデコードする
メモリ容量に多種類のプログラムがアクセスできるメモ
リマップド制御装置を得ることを目的とする。This invention was made to solve the above problems, and it is possible to expand a limited memory space into a multiplexed memory space without changing the physical capacity of the memory space. An object of the present invention is to obtain a memory mapped control device that allows many kinds of programs to access the memory capacity decoded by the mapped control device.
この発明においては、中央処理装置101からアドレス
情報Addが与えられてアドレスデコード信号βを出力
するアドレスデコーダ104と、メモリコマンド信号M
dが与えられて変換信号Mdβを出力するメモリ空間内
・ドレシーバ105と、選択インタフェース信号1ab
が与えられて選択イネーブル信号Eを出力するデコード
回路2とを備え、これら選択イネージ゛ル信号E、変換
信号Mdβ及びアドレスデコード信号βに基づき異なる
メモリアクセス領域11b、12bが生成されるように
した。In this invention, an address decoder 104 receives address information Add from the central processing unit 101 and outputs an address decode signal β, and a memory command signal M
Receiver 105 in the memory space which outputs the conversion signal Mdβ when given the signal d, and the selection interface signal 1ab.
is provided with a decoding circuit 2 which outputs a selection enable signal E, and different memory access areas 11b and 12b are generated based on the selection enable signal E, the conversion signal Mdβ, and the address decode signal β. .
(作用〕
中央処理装置101は専用プログラム用のメモリアドレ
ス領域11b、12bを生成するように、所定のアドレ
ス情11Add、メモリコマンド信号Md及び選択イン
タフェース信号1abを内部バス102を介して出力す
る。アドレスデコーダ104は対応するアドレスデコー
ド信号βを、メモリコマンドレシーバ105は所定の変
換信号Mdβを、及びデコード回路2は所定の選択イネ
ーブル信号Eを夫々出力する。これらの各信号が与えら
れて、メモリマップド制御装置11a。(Operation) The central processing unit 101 outputs predetermined address information 11Add, memory command signal Md, and selection interface signal 1ab via the internal bus 102 so as to generate memory address areas 11b and 12b for dedicated programs.Address The decoder 104 outputs a corresponding address decode signal β, the memory command receiver 105 outputs a predetermined conversion signal Mdβ, and the decode circuit 2 outputs a predetermined selection enable signal E. When these signals are applied, the memory map is controller 11a.
12aは中央処理装置101の指定するメモリアクセス
領域11b、12bとなってアサインされる。12a are assigned as memory access areas 11b and 12b designated by the central processing unit 101.
以下、この発明を図面に基づいて説明する。 The present invention will be explained below based on the drawings.
第3図において、101は中央処理装置、102は計算
機内部バス、lla、12aは本発明のメモリマップド
制御装置を示す。第1図においてlabは選択インタフ
ェース信号、2はデコート回路、Eは選択イネーブル信
号、4は論理AND回路である。又104はアドレスデ
コーダ、105はメモリコマンドレシーバ、APIはメ
モリマップド制御装置11a(12a)に対するメモリ
アクセス要求信号、108はメモリコントロール部を示
す。第2図は第1図のデコード回路2を詳細に記したも
のであり、5は第1デコート回路、6はD型フリップフ
ロップ、7はアサインスイッチ、8は排他的論理和回路
、1aは第一アドレス信号、1bは有効信号である。第
4図はアドレスレコーダ104の詳細を示したもので、
Addはアドレス情報、110は設定スイッチ、111
はアドレス比較器、βはアドレスデコード信号である。In FIG. 3, 101 is a central processing unit, 102 is a computer internal bus, and lla and 12a are memory mapped control devices of the present invention. In FIG. 1, lab is a selection interface signal, 2 is a decoding circuit, E is a selection enable signal, and 4 is a logical AND circuit. Further, 104 is an address decoder, 105 is a memory command receiver, API is a memory access request signal to the memory mapped control device 11a (12a), and 108 is a memory control section. FIG. 2 shows the decoding circuit 2 shown in FIG. 1 in detail, with 5 being the first decoding circuit, 6 being a D-type flip-flop, 7 being an assign switch, 8 being an exclusive OR circuit, and 1a being the first decoding circuit. One address signal, 1b, is a valid signal. FIG. 4 shows details of the address recorder 104.
Add is address information, 110 is a setting switch, 111
is an address comparator, and β is an address decode signal.
次に動作について説明する。第3図において、中央処理
装置101においてメモリマノブト制御装置11a、1
2aに対するプログラム■用のアクセス要求が発生した
場合について説明する。Next, the operation will be explained. In FIG. 3, in the central processing unit 101, memory controllers 11a, 1
A case where an access request for program 2a is generated will be explained.
第1図の中央処理装置101は内部バス102上にアド
レス情報Addとメモリコマンド信号Md及び選択イン
タフェース信号1abを出力する。Central processing unit 101 in FIG. 1 outputs address information Add, memory command signal Md, and selection interface signal 1ab onto internal bus 102.
まず、第2図の各メモリマップド制御装置118.12
a内の装置選択信号のデコード回路2において、選択イ
ンタフェース信号1abの第一アドレス情報1aをアド
レス第一デコード回路5によりデコードし、かつこの選
択インタフJ−−ス信号1abが中央処理装置101に
より送出されている間安定して送出されている有効信号
1bをフリップフロップ6によりラッチする。而して、
メモリマップド制御装置11a、12a内のアサインス
イッチ7は、互いに異なる状態に設定され、先のフリッ
プフロップ6でラッチされた信号とともにEにIusi
ce−OR回路8に入力され排他的論理和の結果である
選択イネーブル信号Eを生成する。First, each memory mapped control device 118.12 in FIG.
In the device selection signal decoding circuit 2 in a, the first address information 1a of the selection interface signal 1ab is decoded by the address first decoding circuit 5, and this selection interface signal 1ab is sent out by the central processing unit 101. The flip-flop 6 latches the valid signal 1b, which is stably sent out while the signal is being read. Then,
The assign switches 7 in the memory mapped control devices 11a and 12a are set to different states, and the Iusi signal is sent to E along with the signal latched by the previous flip-flop 6.
The selection enable signal E is inputted to the ce-OR circuit 8 and is the result of exclusive OR.
而して、第4図のアドレスデコーダ104のアドレス比
較器111では、人力されたアドレス情報Addと、予
め設定スイッチ110で設定されたコードαとを比較し
、その結果としてのデコード信号βを出力する。The address comparator 111 of the address decoder 104 in FIG. 4 compares the manually entered address information Add with the code α set in advance by the setting switch 110, and outputs the decoded signal β as a result. do.
一方、第1図のメモリコマンド信号Mdはメモリコマン
ドレシーバ105に与えられ、適当な論理レベル変換が
施されて、変換信号Mdβが出力される。On the other hand, the memory command signal Md in FIG. 1 is applied to the memory command receiver 105, undergoes appropriate logic level conversion, and outputs a converted signal Mdβ.
かくして、選択イネーブル信号Eは、アドレスデコード
信号βと変換信号Mdβとともに、論理積AND回路4
に入力され、メモリコントロール部108に対する中央
処理装置101からのプログラム■用のメモリアクセス
要求信号APIとなって出力される。メモリマップド制
御装置11a。Thus, the selection enable signal E is sent to the AND circuit 4 along with the address decode signal β and the conversion signal Mdβ.
The signal is inputted to the memory control unit 108 and output as a memory access request signal API for the program (2) from the central processing unit 101. Memory mapped control device 11a.
12aが同等の機能を持つ制御可能メモリ装置であり、
計算ml 01の内部バス102に複数枚実装する場合
は、メモリマップド制御装置11a。12a is a controllable memory device with equivalent functionality;
When multiple units are installed on the internal bus 102 of calculation ml 01, a memory mapped control unit 11a is installed.
12a内のアドレスデコーダ104の設定スイッチ11
0の異なる設定、更にデコード回路2のアサインスイッ
チ7の設定を互いに異なるように行うことにより、第5
図に示すように、プログラム■専用のメモリzbやプロ
グラム■専用のメモリ12bのメモリアドレス領域とし
て中央処理装置lO1からアクセスされる。第5図にお
いて、中央処理装置101が内部バス102を介してメ
モリマップド制御装置11a、llbを見たメモリアド
レス全体の空間を示し、llbはメモリマップド?ti
ll J卸装置11aのデコードしているメモリ領域を
、12bはメモリマップド制御装置!2aのデコードし
ているメモリ領域を各々示す。Setting switch 11 of address decoder 104 in 12a
0 and also set the assign switch 7 of the decoding circuit 2 differently.
As shown in the figure, it is accessed from the central processing unit IO1 as a memory address area of the memory zb dedicated to program (2) and the memory 12b dedicated to program (2). In FIG. 5, the entire memory address space viewed by the central processing unit 101 from the memory mapped control units 11a and llb via the internal bus 102 is shown, and llb is the memory mapped? Ti
12b is the memory mapped control device! 2a respectively show the memory areas being decoded.
而して、中央処理装置101から選択インタフェース信
号1abが出力されないときは、デコード回路2から選
択イネーブル信号Eは出力されない。この場合はメモリ
マップド制御装置11a。Thus, when the selection interface signal 1ab is not output from the central processing unit 101, the selection enable signal E is not output from the decoding circuit 2. In this case, it is the memory mapped control device 11a.
12aは、アドレスレコード信号βと変換信号Mdβに
より決定されるメモリアクセス要求信号ARにより通知
され、プログラム1用とプログラム■用のメモリアドレ
ス領域となってアクセスされる。12a is notified by a memory access request signal AR determined by the address record signal β and conversion signal Mdβ, and is accessed as a memory address area for programs 1 and 2.
このようにして同一アドレスに配置されているメモリ空
間のメモリマップド制御装置11a。The memory mapped control device 11a of the memory space is thus arranged at the same address.
12aはプログラムI、プログラム■、プログラム■及
びプログラム■専用等の多Julのメモリアドレス領域
に形を変え多重にアサインされる。12a is assigned multiple times to multiple memory address areas dedicated to program I, program (2), program (2), and program (2).
以上、説明してきたように、この発明によれば中央処理
装置からアドレス情報が与えられてアドレスデコード信
号を出力するアドレスデコーダと、メモリコマンド信号
が与えられて変換信号を出力するメモリコマンドレシー
バと、選択インタフェース信号が与えられて選択イネー
ブル信号を出力するデコード回路とを備え、これら選択
イネーブル信号、変換信号及びアドレスデコード信号に
基づき異なるメモリアクセス領域が生成されるようにし
て、同一メモリ空間を排他的制御を行うことにより、メ
モリアクセス領域の多重な生成が可能となる。メモリ空
間の物理的容量を増加させることなく、多機能なメモリ
領域が利用可能となる。As described above, according to the present invention, there are provided an address decoder that receives address information from a central processing unit and outputs an address decode signal, a memory command receiver that receives a memory command signal and outputs a conversion signal, and a decoding circuit that receives a selection interface signal and outputs a selection enable signal, and generates different memory access areas based on these selection enable signals, conversion signals, and address decode signals, so that the same memory space can be exclusively accessed. By performing control, multiple generation of memory access areas becomes possible. A multifunctional memory area can be used without increasing the physical capacity of the memory space.
このようにして、同一メモリ空間であっても、ユーザに
応じて専用プログラム領域として割振りできる。In this way, even the same memory space can be allocated as a dedicated program area depending on the user.
第1図はこの発明のメモリマップド制御装置の内部構成
図、第2図は第1図のデコード回路の詳細構成図、第3
図は本発明の全体システム構成図、第4図は第1図のア
ドレスデコーダの詳細構成図、第5図は本発明で生成さ
れたメモリアクセス領域の構成図であり、第6図は従来
の全体システム構成図、第7図は従来のメモリマップド
制御装置の内部構成図、第8図は第7図のアドレスデコ
ーダの詳細構成図、第9図は従来の生成されたメモリア
クセス領域の構成図である。
lab・・・選択インタフェース信号、2・・・デコー
ド回路、E・・・選択イネーブル信号、Add・・・ア
ドレス情報、Md・・・メモリコマンド信号、Mdβ・
・・変換信号、β・・・アドレスデコード信号、lla
、12a・・・メモリマップド制御装置、11b、12
b・・・メモリアクセス領域、101・・・中央処理装
置、102・・・内部バス、104・・・アドレスデコ
ーダ、105・・・メモリコマンドレシーバ。
代理人 大 岩 増 雄(ほか2名)第8図
第9図FIG. 1 is an internal configuration diagram of the memory mapped control device of the present invention, FIG. 2 is a detailed configuration diagram of the decoding circuit of FIG. 1, and FIG.
4 is a detailed diagram of the address decoder of FIG. 1, FIG. 5 is a diagram of the memory access area generated by the present invention, and FIG. 6 is a diagram of the conventional system. Overall system configuration diagram, FIG. 7 is an internal configuration diagram of a conventional memory mapped control device, FIG. 8 is a detailed configuration diagram of the address decoder in FIG. 7, and FIG. 9 is a configuration of a conventional generated memory access area. It is a diagram. lab...selection interface signal, 2...decoding circuit, E...selection enable signal, Add...address information, Md...memory command signal, Mdβ.
・Conversion signal, β ・Address decode signal, lla
, 12a... memory mapped control device, 11b, 12
b...Memory access area, 101...Central processing unit, 102...Internal bus, 104...Address decoder, 105...Memory command receiver. Agent Masuo Oiwa (and 2 others) Figure 8 Figure 9
Claims (1)
、この内部バスに接続されて前記中央処理装置によりメ
モリ空間がマッピングされるメモリマップド制御装置に
おいて、 前記中央処理装置からアドレス情報が与えられてアドレ
スデコード信号を出力するアドレスデコーダと、メモリ
コマンド信号が与えられて変換信号を出力するメモリコ
マンドレシーバと、選択インタフェース信号が与えられ
て選択イネーブル信号を出力するデコード回路とを備え
、これら選択イネーブル信号、変換信号及びアドレスデ
コード信号に基づき異なるメモリアクセス領域が生成さ
れることを特徴とする計算機システムのメモリマップド
制御装置。[Scope of Claim] A central processing unit and an internal bus provided in a computer system, and a memory mapped control unit connected to the internal bus and having a memory space mapped by the central processing unit, comprising: An address decoder that receives address information and outputs an address decode signal; a memory command receiver that receives a memory command signal and outputs a conversion signal; and a decode circuit that receives a selection interface signal and outputs a selection enable signal. A memory mapped control device for a computer system, wherein different memory access areas are generated based on these selection enable signals, conversion signals, and address decode signals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2751487A JPS63195748A (en) | 1987-02-09 | 1987-02-09 | Memory mapped controller for computer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2751487A JPS63195748A (en) | 1987-02-09 | 1987-02-09 | Memory mapped controller for computer system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63195748A true JPS63195748A (en) | 1988-08-12 |
Family
ID=12223236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2751487A Pending JPS63195748A (en) | 1987-02-09 | 1987-02-09 | Memory mapped controller for computer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63195748A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0271594A (en) * | 1988-03-22 | 1990-03-12 | Bull Sa | Device for fixing two parts with each othrer by pressure |
JP2002215460A (en) * | 2001-01-15 | 2002-08-02 | Hitachi Kokusai Electric Inc | Information terminal |
US6967842B2 (en) | 2001-03-02 | 2005-11-22 | Sanyo Electric Co., Ltd. | Electronic device |
-
1987
- 1987-02-09 JP JP2751487A patent/JPS63195748A/en active Pending
Cited By (3)
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JPH0271594A (en) * | 1988-03-22 | 1990-03-12 | Bull Sa | Device for fixing two parts with each othrer by pressure |
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