JPS6318844A - Automatic delay correction circuit for loop form data transmission system - Google Patents

Abstract

PURPOSE:To avoid system-down even if a data delay in a transmission line reaches 1-frame time or over by activating a delay switching circuit based on a control signal of a discrimination control means and sending data delayed by a corresponding delay quantity in a loop transmission line. CONSTITUTION:When a signal delayed by one-frame time by a storage circuit 29 is received, a storage circuit 30 retards the data by further one frame time and sends a signal delayed by 2 frame times to a switching circuit 28. A delay quantity detection circuit 25 converts an output signal 24 from a transmission timing control circuit 18 into a pulse signal depending on the delay of the output signal 23 from a reception timing control circuit 16 and sends the converted bit pulse to a delay bit counter circuit 26. The circuit 26 counts the pulse signal from the detection circuit 25 and sends its output to a comparator circuit 27. A delay switching circuit 28 is activated based on the signal of the comparator circuit 27 and sends the data of the corresponding delay.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はループ状の伝送路に複数の端局を接続して構成
するループ式データ伝送のデータ遅延量を自動的に補正
する自動遅延補正回路に関する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to an automatic delay correction system that automatically corrects the amount of data delay in loop-type data transmission configured by connecting a plurality of terminal stations to a loop-shaped transmission path. Regarding circuits.

（従来の技術） 従来、この種のデータ伝送りステムはループ状伝送路の
同期を制御するループ同期制御局と複数の従属局とから
構成されるのが一般的である。従来のデータ遅延補正方
法は手動にたより、かつシステム停止を伴なったので効
率が悪くなり、自動的にデータ遅延量を補正する装置が
考案されている。このような装置ではある制御局でバイ
パスあるいはループバック制御を行うと、ループ伝送路
上の遅延時間が変動し、場合によってはデータの変化点
が丁度サンプリング点と重なり、データエラーが発生し
、システムダウンとなる。そこでこれを防止する対策と
して、ループ同期制御局において、伝送路遅延を丁度１
フレームのデータを伝送するのに要する時間と等しい遅
延量になるよって自動遅延調整する方式を採用している
。(Prior Art) Conventionally, this type of data transmission system is generally comprised of a loop synchronization control station that controls synchronization of a loop-shaped transmission path and a plurality of dependent stations. Conventional data delay correction methods rely on manual operations and involve system stoppage, resulting in poor efficiency, and thus devices have been devised to automatically correct the amount of data delay. When bypass or loopback control is performed at a certain control station in such equipment, the delay time on the loop transmission path fluctuates, and in some cases, the data change point exactly overlaps with the sampling point, resulting in data errors and system downtime. becomes. Therefore, as a measure to prevent this, at the loop synchronous control station, the transmission path delay is set to exactly 1.
A method is adopted in which the delay is automatically adjusted according to the amount of delay equal to the time required to transmit the frame data.

（発明が解決しようとする問題点） 上述した従来の自動遅延補正回路は、伝送路上に障害が
発生し、伝送路での遅延量が１フレームのデータを伝送
するのに要する時間（以下１フレーム時間という。）よ
り長くなる場合には適用することができないという問題
があった。(Problems to be Solved by the Invention) In the conventional automatic delay correction circuit described above, when a failure occurs on the transmission path, the amount of delay on the transmission path is limited to the time required to transmit one frame of data (hereinafter referred to as one frame). There was a problem that it could not be applied to cases where the length of time was longer than 2000.

本発明は、上記問題点に濫みてなされたもので、伝送路
におけるデータ遅延量が１フレーム時ｆ！５以上に達し
たとしてもシステムダウンすることなく確実にループ式
データ伝送システムを運用することのできる自動遅延補
正回路を提供することを目的とする。The present invention has been made in view of the above-mentioned problems, and the amount of data delay in the transmission path is f! To provide an automatic delay correction circuit that can reliably operate a loop data transmission system without system failure even if the delay exceeds 5.

（問題点を解決するための手段） 前述の問題点を解決し、上記目的を達成するために本発
明が提供するループ式データ伝送システムの自動遅延補
正回路は、１個のループ同期制御局と、複数の従属同期
制御局とをループ線路上に配置し、前記各同期制御局に
端末装置を接続してなり、前記ループ同期制御局はいず
れかの前記端末装置からのデータ信号を受信してフレー
ム毎のデータに偏成し、前記ループ線路を介して他の端
末装置に送信するループ式データ伝送システムであって
、前記ループ同期制御局に前記ループ線路を介して入力
するデータの１フレーム分子ｔ記憶して所定時間遅延し
て出力する第１の記憶回路と、該第１の記憶回路の出力
を記憶して更に所定時間遅延して出力する第２の記憶回
路と、該第１の記憶回路と第２の記憶回路の内いずれか
一方を選択的に切換接続する遅延切換回路と、受信タイ
ミングと送信タイミングのタイミング差に応じてパルス
信号に変換する遅延量検出回路と、該遅延量検出回路の
パルス信号に基づいて送受信間の遅延量を判別し該判別
結果に応じて制御信号を出力する判別制御手段とを設け
、該判別制御手段の制御信号に基づいて上記遅延切換回
路を作動させ対応する遅延量に遅延されたデータを送信
するようにしたことを特徴とする。(Means for Solving the Problems) In order to solve the above-mentioned problems and achieve the above objects, an automatic delay correction circuit for a loop data transmission system provided by the present invention includes one loop synchronization control station and one loop synchronization control station. , a plurality of subordinate synchronous control stations are arranged on a loop line, and a terminal device is connected to each of the synchronous control stations, and the loop synchronous control station receives a data signal from any of the terminal devices. A loop data transmission system in which data is polarized for each frame and transmitted to another terminal device via the loop line, wherein one frame molecule of data is input to the loop synchronization control station via the loop line. a first memory circuit that stores the output of the first memory circuit and outputs the output after a predetermined time delay; a second memory circuit that stores the output of the first memory circuit and outputs the output after a predetermined time delay; a delay switching circuit that selectively connects one of the circuit and the second storage circuit; a delay amount detection circuit that converts the signal into a pulse signal according to a timing difference between the reception timing and the transmission timing; and the delay amount detection circuit. and a discrimination control means for discriminating the amount of delay between transmission and reception based on the pulse signal of the circuit and outputting a control signal according to the discrimination result, and operating the delay switching circuit based on the control signal of the discrimination control means. The present invention is characterized in that data delayed by a corresponding amount of delay is transmitted.

（実施例） 次に、本発明につい【図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は本発明が適用されるループ式データ伝送システ
ムの構成図である。第１図において、本システムは１個
のループ同期制御局１と複数の従属同期間２，３．４と
から構成されている。５゜６．７．８は端末装置であり
、９．ｔｏ、１１゜１２はバイパス回路を示す。FIG. 1 is a block diagram of a loop data transmission system to which the present invention is applied. In FIG. 1, this system is comprised of one loop synchronization control station 1 and a plurality of dependent synchronization periods 2, 3.4. 5゜6.7.8 is a terminal device; 9. to, 11° and 12 indicate a bypass circuit.

第２図はループ同期制御局１の内部構成を示したブロッ
ク図である。第２図において、信号線１３に接続された
受信制御回路１４は受信信号な端末受信インタフェース
回路１７とループ同期側割回路１５に分配する。また、
信号線１３に接続された受信タイミング制御回路１６は
受信信号に基づいて受信タイミング信号を再収する。受
信タイミング制御回路１６０出力２３は受信制御回路１
４とループ同期制御回路１５とに与えられる。FIG. 2 is a block diagram showing the internal configuration of the loop synchronization control station 1. As shown in FIG. In FIG. 2, a reception control circuit 14 connected to a signal line 13 distributes received signals to a terminal reception interface circuit 17 and a loop synchronization side distribution circuit 15. Also,
A reception timing control circuit 16 connected to the signal line 13 recollects the reception timing signal based on the reception signal. Reception timing control circuit 160 output 23 is reception control circuit 1
4 and the loop synchronization control circuit 15.

受信制御回路１４の出力はループ同期制御回路１５に出
力され、後述する遅延補正、送信フレームフォーマット
の設定およびデータの乗せ換えを行う。送信タイミング
制御回路１８の出力２４はループ同期制御回路１５と送
信制御回路２０へ出力される。ループ同期制御回路１５
の出力はフラグ設定回路１９の出力とともに送信制御回
路２０に入力する。送信制御回路２０は端末送信インタ
フェース回路２１と接続され、端末装置よりのデータを
フレームフォーマットの中に挿入し、信号線１３を介し
て送出する。The output of the reception control circuit 14 is output to a loop synchronization control circuit 15, which performs delay correction, setting of a transmission frame format, and data reassignment, which will be described later. An output 24 of the transmission timing control circuit 18 is output to the loop synchronization control circuit 15 and the transmission control circuit 20. Loop synchronization control circuit 15
The output is input to the transmission control circuit 20 together with the output of the flag setting circuit 19. The transmission control circuit 20 is connected to the terminal transmission interface circuit 21, inserts data from the terminal device into a frame format, and sends it out via the signal line 13.

第３図はループ同期制御回路１５の自動遅延補正部の回
路ブロック図である。第３図において記憶回路２９は受
信制御回路１４の出力信号を記憶し、１フレーム時間だ
け遅延して次段の記憶回路３０と遅延切替回路２８に送
出する。記憶回路３０は記憶回路２９で１フレーム時間
遅低した信号を入力すると、さらにｔフレーム時間遅延
させて、２フレーム時間分遅延した信号を切替回路２８
に送出する。遅延切替回路２５は送信タイミング制御回
路１８からの出力信号２４に対して受信タイミング制御
回路１６からの出力信号２３の遅延量に応じてパルス信
号に変換し、この変換したビットパルスを遅延ビットカ
ウンタ回路２６へ送出する。遅延ビットカウンタ回路２
６は検出回路２５からのパルス信号をカウントし、その
出力を比較回路２７へ送出する。比較回路２７は遅延ビ
ットカウンタ回路２６からの信号を入力すると、あらか
じめ設定したビット数設定値と比較する。遅延切替回路
２Ｂは比較回路２７の信号に基づいて作動し、対応する
遅延量のデータを伝送する。FIG. 3 is a circuit block diagram of the automatic delay correction section of the loop synchronization control circuit 15. In FIG. 3, a storage circuit 29 stores the output signal of the reception control circuit 14, delays it by one frame time, and sends it to the next stage storage circuit 30 and delay switching circuit 28. When the memory circuit 30 inputs the signal delayed by one frame time in the memory circuit 29, it is further delayed by t frames and the signal delayed by two frame times is sent to the switching circuit 28.
Send to. The delay switching circuit 25 converts the output signal 24 from the transmission timing control circuit 18 into a pulse signal according to the amount of delay of the output signal 23 from the reception timing control circuit 16, and converts the converted bit pulse into a pulse signal to the delay bit counter circuit. 26. Delay bit counter circuit 2
6 counts the pulse signals from the detection circuit 25 and sends the output to the comparison circuit 27. When the comparison circuit 27 receives the signal from the delay bit counter circuit 26, it compares it with a preset bit number setting value. The delay switching circuit 2B operates based on the signal from the comparison circuit 27, and transmits data with a corresponding amount of delay.

尚、比較回路２７の設定ビット数を変更することで２フ
レーム時間以上の遅延データを伝送することができる。Note that by changing the number of set bits of the comparison circuit 27, it is possible to transmit delayed data of two frame times or more.

（発明の効果） 以上説明してきたように、本発明によれば、伝送路にお
けるデータ遅延量が１フレーム時間以上に達したとして
もループ式データ伝送システムが継続して確実に運用で
きるようにする自動遅延補正回路が得られる。(Effects of the Invention) As explained above, according to the present invention, even if the amount of data delay in the transmission path reaches one frame time or more, the loop data transmission system can continue to operate reliably. An automatic delay correction circuit is obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明が適用されるループ式データ伝送システ
ムの構成図、第２図は第１図のループ同期制御局の詳細
を示すブロック図、第３図はループ同期制御回路１５の
自動遅延補正部分を示す回路ブロック図である。 １・・・ループ同期制御局、２〜４・・・従属同期局、
５〜８・・・端末装置、９〜１２・・・バイパス回路、
１３・・・ループ伝送路、１４・・・受信制御回路、１
５・・・ループ同期制御回路、１６・・・受信タイミン
グ制御回路、１７・・・端末受信インタフェース回路、
１８・・・送信タイミング制御回路、１９・・・フラグ
設定回路、２０・・・送信制御回路、２１・・・端末送
信インタフェース回路、２５・・・遅延量検出回路、２
６・・・遅延ビットカウンタ回路、２７・・・比較回路
、２８・・・遅延切替回路、２９．３０・・・記憶回路
。 代匪人　弁理士　本　庄　伸　介 ７　！４／ｎ＊疲且 第１図FIG. 1 is a block diagram of a loop data transmission system to which the present invention is applied, FIG. 2 is a block diagram showing details of the loop synchronization control station in FIG. 1, and FIG. 3 is an automatic delay of the loop synchronization control circuit 15. FIG. 3 is a circuit block diagram showing a correction part. 1...Loop synchronous control station, 2-4...Subordinate synchronous station,
5-8...Terminal device, 9-12...Bypass circuit,
13... Loop transmission line, 14... Reception control circuit, 1
5... Loop synchronization control circuit, 16... Reception timing control circuit, 17... Terminal reception interface circuit,
18... Transmission timing control circuit, 19... Flag setting circuit, 20... Transmission control circuit, 21... Terminal transmission interface circuit, 25... Delay amount detection circuit, 2
6...Delay bit counter circuit, 27...Comparison circuit, 28...Delay switching circuit, 29.30...Storage circuit. Representative Patent Attorney Shinsuke Honjo 7! 4/n*fatigue Figure 1

Claims (1)

【特許請求の範囲】 １個のループ同期制御局と、複数の従属同期制御局とを
ループ線路上に配置し、前記各同期制御局に端末装置を
接続してなり、前記ループ同期制御局はいずれかの前記
端末装置からのデータ信号を受信してフレーム毎のデー
タに偏成し、前記ループ線路を介して他の端末装置に送
信するループ式データ伝送システムにおいて、 前記ループ同期制御局に前記ループ線路を介して入力す
るデータの１フレーム分を記憶して所定時間遅延して出
力する第１の記憶回路と該第１の記憶回路の出力を記憶
して更に所定時間遅延して出力する第２の記憶回路と、
該第１の記憶回路と第２の記憶回路の内いずれか一方を
選択的に切換接続する遅延切換回路と、受信タイミング
と送信タイミングのタイミング差に応じてパルス信号に
変換する遅延量検出回路と、該遅延量検出回路のパルス
信号に基づいて送受信間の遅延量を判別し該判別結果に
応じて制御信号を出力する判別制御手段とを設け、該判
別制御手段の制御信号に基づいて前記遅延切換回路を作
動させ対応する遅延量に遅延されたデータを送信するよ
うにしたことを特徴とするループ式データ伝送システム
の自動遅延補正回路。[Claims] One loop synchronous control station and a plurality of subordinate synchronous control stations are arranged on a loop line, and a terminal device is connected to each of the synchronous control stations, and the loop synchronous control station is In a loop data transmission system that receives a data signal from one of the terminal devices, divides the data into frame-by-frame data, and transmits the data to another terminal device via the loop line, a first memory circuit that stores one frame of data input via a loop line and outputs it after a predetermined time delay; and a second memory circuit that stores the output of the first memory circuit and outputs it after a predetermined time delay. 2 memory circuit,
a delay switching circuit that selectively connects one of the first storage circuit and the second storage circuit; and a delay amount detection circuit that converts the signal into a pulse signal according to a timing difference between the reception timing and the transmission timing. and a discrimination control means for discriminating the amount of delay between transmission and reception based on the pulse signal of the delay amount detection circuit and outputting a control signal according to the discrimination result, and determining the delay amount based on the control signal of the discrimination control means. An automatic delay correction circuit for a loop data transmission system, characterized in that a switching circuit is operated to transmit data delayed by a corresponding amount of delay.