JPS63186466A - Photoelectric conversion device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光励起により発生したキャリアを蓄積する方
式の光電変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a photoelectric conversion device of a type that accumulates carriers generated by optical excitation.
［従来技術］
第６図（Ａ）は、特開昭６０−１２７５９号公報〜特開
昭６０−１２７６５号公報に記載されている光電変換装
置の概略的断面図、第６図（Ｂ）は、その１個の光電変
換セルの等価回路図である。[Prior Art] FIG. 6(A) is a schematic cross-sectional view of a photoelectric conversion device described in JP-A-60-12759 to JP-A-60-12765, and FIG. 6(B) is a , is an equivalent circuit diagram of one photoelectric conversion cell.
両図において、ｎシリコン基板ｌ上に光電変換セルが形
成され配列されており、各光電変換セルは５ｉ０２ 、
Ｓｉ３ Ｎ４ 、又はポリシリコン等より成る素子分
離領域２によって隣接する光電変換セルから電気的に絶
縁されている。In both figures, photoelectric conversion cells are formed and arranged on an n silicon substrate l, and each photoelectric conversion cell is 5i02,
It is electrically insulated from adjacent photoelectric conversion cells by an element isolation region 2 made of Si3N4, polysilicon, or the like.
各光電変換セルは次のような構成を有する。Each photoelectric conversion cell has the following configuration.
エピタキシャル技術等で形成される不純物濃度の低いｎ
−領域３上にはＰタイプの不純物をドーピングすること
でｐ領域４が形成され、ｐ領域４には不純物拡散技術又
はイオン注入技術等によってｎ十領域５が形成されてい
る。ｐ領域４およびｎ十領域５は、各々バイポーラトラ
ンジスタのベースおよびエミッタである。Low impurity concentration n formed by epitaxial technology etc.
A p region 4 is formed on the − region 3 by doping with a P type impurity, and an n+ region 5 is formed in the p region 4 by an impurity diffusion technique, an ion implantation technique, or the like. P region 4 and n+ region 5 are the base and emitter of a bipolar transistor, respectively.
このように各領域が形成されたｎ−領域３上には酸化膜
６が形成され、酸化膜６上に所定の面積を有するキャパ
シタ電極７が形成されている。An oxide film 6 is formed on the n- region 3 in which each region is formed in this manner, and a capacitor electrode 7 having a predetermined area is formed on the oxide film 6.
キャパシタ電極７は酸化膜６を挟んでＰベース領域４と
対向し、キャパシタ電極７にパルス電圧を印加すること
で浮遊状態にされたｐベース領域４の電位を制御する。Capacitor electrode 7 faces P base region 4 with oxide film 6 in between, and applies a pulse voltage to capacitor electrode 7 to control the potential of P base region 4 in a floating state.
その他に、ｎ十エミッタ領域５に接続されたエミッタ電
極８、基板ｌの裏面に不純物濃度の高いｎ十領域１１、
およびバイポーラトランジスタのコレクタに電位を与え
るためのコレクタ電極１２がそれぞれ形成されている。In addition, an emitter electrode 8 connected to the n0 emitter region 5, an n0 region 11 with high impurity concentration on the back surface of the substrate l,
and a collector electrode 12 for applying a potential to the collector of the bipolar transistor.
次に、基本的な動作を説明する。まず、バイポーラトラ
ンジスタのＰベース領域４は負電位の初期状態にあると
する。このｐベース領域４側から光１３が入射し、入射
光によって発生した電子・正孔対のうちの正孔がｐベー
ス領域４に蓄積され、蓄積された正孔によってｐベース
領域４の電位が正方向に上昇する（蓄積動作）。Next, the basic operation will be explained. First, it is assumed that the P base region 4 of the bipolar transistor is in an initial state of negative potential. Light 13 enters from the p base region 4 side, and holes of the electron-hole pairs generated by the incident light are accumulated in the p base region 4, and the potential of the p base region 4 is increased by the accumulated holes. Rising in the positive direction (accumulation action).
続いて、キャパシタ電極７に読出し用の正電圧パルスが
印加され、蓄積動作時のベース電位変化分に対応した読
出し信号が浮遊状態にしたエミッタ電極８から出力され
る（読出し動作）、ただし、ｐベース領域４の蓄積電荷
量はほとんど減少しないために、読出し動作の繰返しが
可使である。Subsequently, a positive voltage pulse for readout is applied to the capacitor electrode 7, and a readout signal corresponding to the base potential change during the storage operation is output from the floating emitter electrode 8 (readout operation). Since the amount of charge accumulated in the base region 4 hardly decreases, the read operation can be repeated.
また、Ｐベース領域４に蓄積された正孔を除去するには
、エミッタ電極８を接地し、キャパシタ電極７に正電圧
のリフレッシュパルスを印加する。このパルスを印加す
ることでｐ領域４はｎ＋エミッタ領域５に対して順方向
にバイアスされ、ＷＭされた正孔が除去される。そして
、リフレッシュパルスが立下がった時点でＰベース領域
４は初期状態に復帰する（リフレッシュ動作）。以後、
同様に蓄積、読出し、リフレッシュという各動作が繰り
返される。Furthermore, in order to remove the holes accumulated in the P base region 4, the emitter electrode 8 is grounded and a positive voltage refresh pulse is applied to the capacitor electrode 7. By applying this pulse, p region 4 is forward biased with respect to n+ emitter region 5, and WM holes are removed. Then, when the refresh pulse falls, the P base region 4 returns to its initial state (refresh operation). From then on,
Similarly, the operations of storage, readout, and refresh are repeated.
要するに、ここで提案されている方式は、光入射により
発生したキャリアを、ｐベース領域４に蓄積し、その蓄
積電荷量によってエミッタ電極８とコレクタ電極１２と
の間に流れる電流をコントロールするものである。した
がって、蓄積されたキャリアを、各セルの増幅機部によ
り増幅してから読出すわけであり、高出力、高感度、さ
らに低雑音を達成できる。In short, the method proposed here accumulates carriers generated by light incidence in the p base region 4, and controls the current flowing between the emitter electrode 8 and the collector electrode 12 depending on the amount of accumulated charge. be. Therefore, the accumulated carriers are amplified by the amplifier section of each cell before being read out, making it possible to achieve high output, high sensitivity, and low noise.
また、光励起によってベースに蓄積されたキャリア（こ
こではホール）によりベースに発生する電位Ｖｐは、Ｑ
／Ｃで与えられる。ここでＱはベースに蓄積されたホー
ルの電荷量、Ｃはベースに接続されている容量である。Furthermore, the potential Vp generated at the base due to carriers (holes in this case) accumulated in the base due to photoexcitation is Q
/C. Here, Q is the amount of charge of holes accumulated in the base, and C is the capacitance connected to the base.
この式により明白な様に、高集積化された場合、セル・
サイズの縮小と共にＱもＣも小さくなることになり、光
励起により発生する電位Ｖｐは、はぼ一定に保たれるこ
とがわかる。したがって、ここで提案されている方式は
、将来の高解像度化に対しても有利なものであると言え
る。As is clear from this formula, when highly integrated, the cell
It can be seen that as the size is reduced, both Q and C become smaller, and the potential Vp generated by photoexcitation is kept almost constant. Therefore, it can be said that the method proposed here is advantageous for higher resolution in the future.
［発明が解決しようとする問題点］
しかしながら、上記従来の光電変換装置では、ベースに
蓄積されたキャリアを消滅させるリフレッシュ動作がエ
ミッタ・ベース間の順方向電流に頼っているために、短
時間のリフレッシュパルスでは、リフレッシュ後のベー
ス電位がリフレッシュ前のベース電位に依存し、このこ
とが残像の問題および光電変換特性の非直線性の原因と
なっていた。[Problems to be Solved by the Invention] However, in the conventional photoelectric conversion device described above, the refresh operation to eliminate carriers accumulated in the base relies on forward current between the emitter and the base, so the refresh operation is performed in a short time. In the refresh pulse, the base potential after refreshing depends on the base potential before refreshing, which causes the problem of image retention and nonlinearity of photoelectric conversion characteristics.
［問題点を解決するための手段］
本発明による光電変換装置は、
光励起により発生したキャリアを蓄積する半導体領域を
有する光電変換セルが複数個配列され、かつ、隣接する
光電変換セルの前記半導体領域を各々主電極領域として
絶縁ゲート型トランジスタが構成されていることを特徴
とする。[Means for Solving the Problems] A photoelectric conversion device according to the present invention includes a plurality of photoelectric conversion cells each having a semiconductor region for accumulating carriers generated by photoexcitation, and the semiconductor regions of adjacent photoelectric conversion cells An insulated gate transistor is constructed with each of the main electrode regions as main electrode regions.
［作用］
上記絶縁ゲート型トランジスタをＯＮ状態とす −れ
ば、各セルの半導体領域の電位なＭ積キャリア量に関係
なく一定電位に設定することができる。[Operation] When the insulated gate transistor is turned on, the potential of the semiconductor region of each cell can be set to a constant potential regardless of the amount of M product carriers.
また、絶縁ゲート型トランジスタをＯＦＦ状態とすれば
、上記光電変換セルを各々電気的に分離することができ
る。Further, by turning off the insulated gate transistor, the photoelectric conversion cells can be electrically isolated from each other.
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。[Example] Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は１本発明による光電変換装置の一実施例の概略
的断面図である。ただし、第６図と同一機能を有する部
分には同一番号を付しである。FIG. 1 is a schematic sectional view of an embodiment of a photoelectric conversion device according to the present invention. However, parts having the same functions as those in FIG. 6 are given the same numbers.
同図において、コレクタ領域であるｎ−領域３には光電
変換セルのｐベース領域４が一定の間隔で形成されてい
る。各ｐベース領域４にはｎ十工ミッタ領域５が形成さ
れている。In the figure, p base regions 4 of photoelectric conversion cells are formed at regular intervals in an n-region 3 which is a collector region. Each p base region 4 has an n-type emitter region 5 formed therein.
さらに、酸化膜６を挟んで、各Ｐベース領域４およびそ
れぞれ隣接するｐベース領域４間にまたがって電極１０
１が形成されている。ｐベース領域４上の電極１０１は
、ｐベース領域４と対向してベース電位を制御するため
のキャパシタＣｏｘを構成し、隣接するベース間の電極
１０１は、その隣接するｐベース領域４を各々ソース・
ドレイン領域とするＭＯＳトランジスタＴｒのゲート電
極となっている０本実施例では、キャパシタ電極とＭＯ
Ｓ）ランジスタＴｒのゲート電極とが接続された構成と
なっている。Furthermore, an electrode 10 is provided across each P base region 4 and between each adjacent P base region 4 with the oxide film 6 in between.
1 is formed. The electrodes 101 on the p base region 4 constitute a capacitor Cox for controlling the base potential by opposing the p base region 4, and the electrodes 101 between adjacent bases connect the adjacent p base regions 4 to sources.・
In this embodiment, the gate electrode of the MOS transistor Tr is used as the drain region.
S) It has a configuration in which it is connected to the gate electrode of the transistor Tr.
ＭＯＳ）ランジスタＴｒは本実施例ではｐチャネル型か
つノーマリオフ型であり、電極ｌｏｔの電位が接地電位
又は正電位であればＯＦＦ状態である。したがって、隣
接セル間のｐベース領域４は電気的に分離された状態と
なり、従来のような素子分離領域を形成する必要がない
。それだけ素子の微細化に有利となる。In this embodiment, the MOS transistor Tr is of a p-channel type and normally-off type, and is in an OFF state if the potential of the electrode lot is a ground potential or a positive potential. Therefore, the p base regions 4 between adjacent cells are electrically isolated, and there is no need to form an element isolation region as in the prior art. This is more advantageous for miniaturization of elements.
逆に、電極１０１がしきい値電位ｖｔｈを超える負電位
であると、ＭＯＳトランジスタＴｒはＯＮ状態となり、
各セルのｐベース領域４が相互に導通した状態となる。Conversely, when the electrode 101 has a negative potential exceeding the threshold potential vth, the MOS transistor Tr is in the ON state,
The p base regions 4 of each cell become electrically connected to each other.
第２図は、本実施例の部分的な等価回路図である０図中
の破線で囲まれた部分が１個の光電変換セルの等何回路
に相当する。FIG. 2 is a partial equivalent circuit diagram of this embodiment, and the portion surrounded by the broken line in FIG. 2 corresponds to the equivalent circuit of one photoelectric conversion cell.
同図において、上記光電変換セル５１ｘＳｎがライン状
に配列され結線されている。In the figure, the photoelectric conversion cells 51xSn are arranged and connected in a line.
各セルの電極１０１は端子１０２に共通接続され、端子
１０２にはパルスφｄが入力する。The electrodes 101 of each cell are commonly connected to a terminal 102, to which a pulse φd is input.
また、各セルのＭＯＳ）ランジスタＴｒは直列接続され
た状態となり、末端セルＳ１およびＳｎのｐベース領域
４には更に一定距離をおいて各々ｐ領域（図示せず、）
が形成され、セルＳｎの側にはｐチャネル型かつノーマ
リオフ型のＭＯＳ）ランジスタＱｘが形成されている。Further, the MOS transistors Tr of each cell are connected in series, and the p base regions 4 of the terminal cells S1 and Sn are further spaced apart from each other by a p region (not shown).
A p-channel type normally-off type MOS) transistor Qx is formed on the cell Sn side.
ＭＯＳ）ランジスタＱｘのゲート電極には電極１０１と
同様のパルスφｄが入力し、その図示されていないｐ領
域は一定電位Ｖｃに固定されている。また、セルＳ１の
ＭＯＳ）ランジスタＴｒの図示されていないｐ領域も一
定電位Ｖｃに固定されている。A pulse φd similar to that of the electrode 101 is input to the gate electrode of the MOS transistor Qx, and its p region (not shown) is fixed at a constant potential Vc. Furthermore, the p region (not shown) of the MOS transistor Tr of the cell S1 is also fixed at a constant potential Vc.
したがって、すべてのＭＯＳ）ランジスタＴｒおよびＱ
ｘがＯＮ状態になることで、各セルのｐベース領域４の
電位を一定電位Ｖｃに設定することができる。また、Ｏ
ＦＦ状態であれば、各セルは電気的に分離された状態と
なる。Therefore, all MOS) transistors Tr and Q
By turning on x, the potential of p base region 4 of each cell can be set to constant potential Vc. Also, O
In the FF state, each cell is electrically isolated.
各セルのエミッタ電極８はリセット用トランジスタＱｂ
１〜Ｑｂｎを介して接地され、トランジスタＱｂ１〜Ｑ
ｂ ｎのゲート電極には共通にパルスφｒが入力する
。The emitter electrode 8 of each cell is a reset transistor Qb
1 to Qbn, and transistors Qb1 to Q
A pulse φr is commonly input to the gate electrodes of b n.
なお、コレクタ電極１２には正電圧Ｖｃｃが印加されて
いる。Note that a positive voltage Vcc is applied to the collector electrode 12.
次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
第３図（Ａ）〜（Ｃ）は、各々本実施例の駆動例を示す
タイミングチャートである。FIGS. 3A to 3C are timing charts showing driving examples of this embodiment, respectively.
第３図（Ａ）に示す駆動例について説明する。The driving example shown in FIG. 3(A) will be explained.
同図において、一定電位Ｖｃを接地電位とし、各セルの
Ｐベース領域４には蓄積動作によってキャリアが蓄積さ
れているものとする。In the figure, it is assumed that a constant potential Vc is a ground potential, and that carriers are accumulated in the P base region 4 of each cell by an accumulation operation.
まず、パルスφｄが立上がり、各セルの電極１０１に正
電圧を印加する（期間Ｔ１）。この時、パルスφｒはロ
ーレベルであるからトランジスタＱｂｘ〜Ｑ ｂ ｎは
ＯＦＦであり各セルのエミッタ電極８は浮遊状態にある
。また電極１０１が正電位であるからＭＯＳ）ランジス
タＴｒはＯＦＦである。したがって、キャパシタＣｏｘ
を介してｐベース領域４の電位が上昇し、既に述べた読
出し動作が行われる。First, the pulse φd rises and applies a positive voltage to the electrode 101 of each cell (period T1). At this time, since the pulse φr is at a low level, the transistors Qbx to Qbn are off, and the emitter electrode 8 of each cell is in a floating state. Further, since the electrode 101 is at a positive potential, the MOS transistor Tr is OFF. Therefore, the capacitor Cox
The potential of p-base region 4 rises through , and the read operation described above is performed.
次に、パルスφｒをハイレベルにしてトランジスタＱｂ
１〜Ｑ ｂ ｎをＯＮ状態とし、各セルのエミッタ電極
８を接地する。Next, pulse φr is set to high level and transistor Qb
1 to Q b n are turned on, and the emitter electrode 8 of each cell is grounded.
続いて、パルスφｄが負電位へ立下がることによって、
各セルのＭＯＳ）ランジスタＴｒおよびＱｘがＯＮ状態
となり、すべてのｐベース領域４にわたって導通状態と
なる。これによって、期間Ｔ２においてベース電位は蓄
積電位に関係なく均一に接地電位Ｖｃに設定される。Subsequently, as the pulse φd falls to a negative potential,
The MOS transistors Tr and Qx of each cell are turned on, and all p base regions 4 are brought into conduction. As a result, the base potential is uniformly set to the ground potential Vc during period T2 regardless of the accumulated potential.
期間Ｔ２が経過してパルスφｄが接地電位へ立上がると
、ベース電位は容量分割された電位だけ上昇し正電位と
なる。When the pulse φd rises to the ground potential after the period T2 has elapsed, the base potential rises by the capacitance-divided potential and becomes a positive potential.
このために、期間Ｔ３においてｐベース領域４に蓄積さ
れたキャリアが消滅していくが、このリフレッシュ動作
ではベース電位が負電位の初期状態（ペース・エミッタ
間の逆バイアス状態）とはならない、続いて、パルスφ
ｄが正電位に立上がることによってリフレッシュ動作が
行われる。そして期間Ｔ４が経過してパルスφｄが立下
がった時に、ベース電位は負電位の初期状態に復帰する
。以下、蓄積動作が開始され、上記各動作が繰り返され
る。For this reason, the carriers accumulated in the p base region 4 disappear during the period T3, but in this refresh operation, the base potential does not reach the initial state of negative potential (reverse bias state between the pace emitter). , pulse φ
A refresh operation is performed when d rises to a positive potential. Then, when the pulse φd falls after the period T4 has elapsed, the base potential returns to the initial state of negative potential. Thereafter, the accumulation operation is started and the above operations are repeated.
このように、パルスφｄによってＭＯＳトランジスタＴ
ｒをＯＮ状態としベース電位を一定電位Ｖｃに設定し、
それから期間Ｔ３およびＴ４でのリフレッシュ動作を行
うために、リフレッシュ後のベース電位は、リフレッシ
ュ前の電位に関係なく確実に一定レベルにすることがで
きる。In this way, the pulse φd causes the MOS transistor T
Turn on r and set the base potential to a constant potential Vc,
Then, in order to perform refresh operations in periods T3 and T4, the base potential after refresh can be reliably kept at a constant level regardless of the potential before refresh.
また、期間Ｔ２以外では、各セルのＭＯＳトランジスタ
ＴｒはＯＦＦ状態であるから、各セルの電気的分離が実
現されている。すなわち、従来のように素子分離領域を
形成することなく、セルの電気的分離を達成でき、セル
の微細化を促進できる。Furthermore, since the MOS transistor Tr of each cell is in the OFF state outside the period T2, electrical isolation of each cell is realized. That is, electrical isolation of cells can be achieved without forming element isolation regions as in the conventional case, and cell miniaturization can be promoted.
第３図（Ｂ）に示す駆動例では、Ｖｃを負電位に固定し
、リフレッシュパルスを印加しない駆動方式を示す、す
なわち、期間Ｔ２においてパルスφｄを負電位にするこ
とで、ＭＯＳトランジスタＴｒを導通させ、ベース電位
を負電位Ｖｃの初期状態に設定する。このためにリフレ
ッシュパルスを印加することなく、蓄積動作を開始する
ことができる。The driving example shown in FIG. 3(B) shows a driving method in which Vc is fixed at a negative potential and no refresh pulse is applied. That is, by setting the pulse φd to a negative potential in period T2, the MOS transistor Tr is made conductive. and set the base potential to the initial state of negative potential Vc. Therefore, the storage operation can be started without applying a refresh pulse.
第３図（Ｃ）に示す駆動例は、フォトトランジスタ動作
によって出力を得る方式であり、ラインセンサに好適な
ものである。The driving example shown in FIG. 3(C) is a method of obtaining an output by phototransistor operation, and is suitable for a line sensor.
まず、Ｖｃを接地電位に固定しておき、パルスφｄを負
電位にすることでＭＯＳトランジスタＴｒを導通させ、
ベース電位を接地電位とする。First, Vc is fixed at the ground potential, and the MOS transistor Tr is made conductive by setting the pulse φd to a negative potential.
The base potential is set to ground potential.
そしてパルスφｄが接地電位に立上がることで、ベース
電位は正電位に上昇する。そして、パルスφｒによって
エミッタ電極８が接地されている間にリフレッシュ動作
を行ない、パルスφｒの立下がりによりエミッタ電極８
が浮遊状態にされると同時に、蓄積および読出し動作が
開始される。Then, as the pulse φd rises to the ground potential, the base potential rises to a positive potential. Then, while the emitter electrode 8 is grounded by the pulse φr, a refresh operation is performed, and when the pulse φr falls, the emitter electrode 8
Accumulation and read operations are initiated at the same time that is left floating.
第４図は、本発明の第２実施例の概略的回路図である。FIG. 4 is a schematic circuit diagram of a second embodiment of the invention.
本実施例は、第２図に示すラインセンサをｍう・１７重
ねた構成を有するｍＸｎエリアセンサである。ただし、
各ラインは第１図に示す構造を有するが、ライン間は通
常の素子分離領域を形成して電気的に分離している。This embodiment is an mXn area sensor having a configuration in which 17 line sensors shown in FIG. 2 are stacked one on top of the other. however,
Each line has the structure shown in FIG. 1, but ordinary element isolation regions are formed between the lines to electrically isolate them.
各ラインにおけるセルの電極１０１は共通接続され、そ
れぞれスイッチＳＷｌ”ＳＷｍを介して端子１０２に接
続されている。端子１０２にはパルスφｄが入力する。The electrodes 101 of the cells in each line are connected in common, and each is connected to a terminal 102 via a switch SWl"SWm. A pulse φd is input to the terminal 102.
スイッチＳＷ１〜Ｓ Ｗ ｍはアナログスイッチであり
、その制御端子は垂直走査回路１０３の出力端子に接続
され、その出力φｖ１〜φｖｍによってＯＮ１０ Ｆ
Ｆが制御される。The switches SW1 to SWm are analog switches whose control terminals are connected to the output terminal of the vertical scanning circuit 103, and whose outputs φv1 to φvm turn ON10F.
F is controlled.
各セルのエミッタ電極８は列ごとに垂直ラインＬ１〜Ｌ
ｎに接続されている。垂直ラインＬ１〜Ｌｎはリセット
用トランジスタＱｂ１〜Ｑｂｎを介して接地され、トラ
ンジスタＱｂ１〜Ｑ ｂ ｎ ｃ７）ゲート電極にはパ
ルスφｒが入力する。The emitter electrode 8 of each cell is arranged in vertical lines L1 to L for each column.
connected to n. The vertical lines L1 to Ln are grounded via reset transistors Qb1 to Qbn, and a pulse φr is input to the gate electrodes of the transistors Qb1 to Qbnc7.
また垂直ラインＬ１〜Ｌｎは、トランジスタＱａ１〜Ｑ
ａ ｎを介して各々蓄積用キャパシタ０１〜Ｃｎに接
続され、更にキャパシタ０１〜ＣｎはトランジスタＱ１
〜Ｑｎを介して出力ライン１０４に接続されている。Further, the vertical lines L1 to Ln are connected to transistors Qa1 to Q
are connected to storage capacitors 01 to Cn through a n, and furthermore, the capacitors 01 to Cn are connected to the transistor Q1.
~Qn to the output line 104.
トランジスタＱａｘ〜Ｑ ａ ｎのゲート電極にはパル
スφｔが共通に入力し、トランジスタＱ１〜Ｑｎのゲー
ト電極には水平走査回路１０５からパルスφｈ１〜φｈ
ｎが各々入力する。A pulse φt is commonly input to the gate electrodes of the transistors Qax to Q a n, and pulses φh1 to φh are input from the horizontal scanning circuit 105 to the gate electrodes of the transistors Q1 to Qn.
n input each.
出力ライン１０４はトランジスタＱｒｈを介して接地さ
れると共に、アンプ１０６の入力端子に接続されている
。トランジスタＱｒｈのゲート電極にはパルスφｒｈが
入力する。The output line 104 is grounded via a transistor Qrh, and is also connected to the input terminal of an amplifier 106. A pulse φrh is input to the gate electrode of the transistor Qrh.
なお、上記各パルスφは制御部１０７から供給される。Note that each of the pulses φ is supplied from the control section 107.
また、各セルのベース電位を設定するための一定電位Ｖ
ｃは、本実施例では接地電位である。Also, a constant potential V for setting the base potential of each cell
In this embodiment, c is the ground potential.
次に、本実施例の動作を簡単に説明する。Next, the operation of this embodiment will be briefly explained.
第５図は、本実施例の駆動例を示す部分的なタイミング
チャートである。ただし、ここでは第３図（Ａ）に示す
駆動方式を使用する。FIG. 5 is a partial timing chart showing a driving example of this embodiment. However, here, the driving method shown in FIG. 3(A) is used.
まず、垂直走査回路１０３のパルスφｖ１のみをハイレ
ベルにしてスイッチＳＷｉをＯＮ状態とする。また、パ
ルスφｔをハイレベルにしてトランジスタＱａｘ〜Ｑ
ａ ｎをＯＮ状態とする。First, only the pulse φv1 of the vertical scanning circuit 103 is set at a high level to turn on the switch SWi. In addition, the pulse φt is set to high level and the transistors Qax to Q
Turn on an.
次に、パルスφｄを期間Ｔ１だけ正電位にすると、スイ
ッチＳＷｔ を通して第１ラインのセルＳＬ１〜Ｓ１
ｎの電極１０１に正電圧が印加する。これにより第１ラ
インの読出し動作が行われ、第１ラインの読出し信号が
垂直ラインＬ１〜ＬｎおよびトランジスタＱａｒ〜Ｑ
ａ ｎを通してキャパシタ０１〜Ｃｎに各々蓄積される
。Next, when the pulse φd is set to a positive potential for a period T1, the cells SL1 to S1 of the first line are passed through the switch SWt.
A positive voltage is applied to the n electrode 101. As a result, the read operation of the first line is performed, and the read signal of the first line is transmitted to the vertical lines L1 to Ln and the transistors Qar to Q.
are stored in capacitors 01 to Cn through an.
次に、パルスφｔがローレベルとなりトランジスタＱａ
ｘ〜ＱａｎがＯＦＦ状態となる。そして、水平走査回路
１０５からパルスφｈ１〜φｈｎが順次出力され、それ
に従ってキャパシタ０１〜Ｃｎに蓄積された読出し信号
が順次出力ライン１０４へ取り出され、アンプ１０６を
通して出力信号Ｖｏｕｔとして外部へシリアルに出力さ
れる。なお、各読出し信号が出力されるごとに、パルス
φｒｈが立上がり、トランジスタＱｒｈをＯＮとして出
力ライン１０４のキャリアを除去する。Next, the pulse φt becomes low level and the transistor Qa
x to Qan are turned off. Pulses φh1 to φhn are sequentially outputted from the horizontal scanning circuit 105, and the read signals accumulated in the capacitors 01 to Cn are sequentially taken out to the output line 104 and serially outputted to the outside as an output signal Vout through the amplifier 106. Ru. Note that every time each read signal is output, the pulse φrh rises, turns on the transistor Qrh, and removes carriers from the output line 104.
この信号出力動作と並行して、パルスφｒをハイレベル
にしてトランジスタＱ ｂｌ”Ｑ ｂ ｎをＯＮとし、
垂直ラインＬ１〜Ｌｎを接地する。またパルスφｄを期
間Ｔ２で負電位として、第１ラインのＭＯＳ）ランジス
タＴｒをＯＮ状態とする。In parallel with this signal output operation, the pulse φr is set to high level and the transistor Q bl"Q b n is turned on.
The vertical lines L1 to Ln are grounded. Further, the pulse φd is set to a negative potential during the period T2, and the MOS transistor Tr of the first line is turned on.
これによって、既に述べたようにセルＳ１１〜Ｓ１ ｎ
のｐベース領域４の電位は、接地電位Ｖｃに均一に設定
され、更に期間Ｔ３およびＴ４のリフレッシュ動作によ
り初期の負電位に復帰し、蓄積動作を開始する。As a result, the cells S11 to S1 n
The potential of p base region 4 is uniformly set to the ground potential Vc, and is further returned to the initial negative potential by the refresh operation in periods T3 and T4 to start the storage operation.
こうして第１ラインの動作が終了すると、パルスφｖ１
が立下がり、スイッチＳＷ１をＯＦＦ状態とする。続い
て、パルスφｔが立上がりトランジスタＱａ１〜Ｑａｎ
をＯＮ状態とする。これによって、キャパシタＣ１〜Ｃ
ｎに残留しているキャリアを垂直ラインＬ１〜Ｌｎおよ
びトランジスタＱａ１〜Ｑ ａ ｎを通して除去する。When the operation of the first line is thus completed, the pulse φv1
falls, turning off the switch SW1. Subsequently, the pulse φt rises and the transistors Qa1 to Qan
is set to ON state. As a result, capacitors C1 to C
Carriers remaining in n are removed through vertical lines L1 to Ln and transistors Qa1 to Q a n.
以下同様の動作をラインごとに行い、第２〜第ｍライン
の読出し信号を順次出力する。Thereafter, similar operations are performed for each line, and read signals for the second to mth lines are sequentially output.
本実施例においても、期間Ｔ２において各ラインのセル
のベース電位が一定電位に設定され、その後、期間Ｔ３
およびＴ４においてリフレッシュ動作が行われるために
、残像特性が良好で、光電変換特性の線形性の良い撮像
装置を得ることができる。しかも、ここではライン方向
に素子分離領域を必要としないために、セルの微細化に
適し、高解像度化に容易に対応することができる。In this embodiment as well, the base potential of the cells in each line is set to a constant potential during period T2, and then during period T3.
Since the refresh operation is performed at T4, it is possible to obtain an imaging device with good afterimage characteristics and good linearity of photoelectric conversion characteristics. Moreover, since no element isolation region is required in the line direction, this method is suitable for cell miniaturization and can easily support higher resolution.
［発明の効果］
以上詳細に説明したように本発明による光電変換装置は
、隣接する光電変換セルの半導体領域を各々主電極領域
とした絶縁ゲート型トランジスタを有するために、この
絶縁ゲート型トランジスタをＯＮ状態とすれば、各セル
の半導体領域の電位を蓄積キャリア量に関係なく容易に
一定電位に設定することができる。このために、残像問
題が解消され、また光電変換特性の線形性が改善される
。[Effects of the Invention] As described above in detail, the photoelectric conversion device according to the present invention has insulated gate transistors each using the semiconductor regions of adjacent photoelectric conversion cells as main electrode regions. When turned on, the potential of the semiconductor region of each cell can be easily set to a constant potential regardless of the amount of accumulated carriers. This eliminates the afterimage problem and improves the linearity of photoelectric conversion characteristics.
さらに、絶縁ゲート型トランジスタをＯＦＦ状態とすれ
ば、上記光電変換セルを各々電気的に分離することがで
き、従来のような素子分離領域を形成する必要がなく、
製造プロセスが簡略化され、また素子の微細化にも適し
たものとなる。Furthermore, if the insulated gate transistor is turned off, the photoelectric conversion cells can be electrically isolated from each other, and there is no need to form an element isolation region as in the conventional case.
The manufacturing process is simplified and it is also suitable for miniaturization of elements.
第１図は、本発明による光電変換装置の一実施例の概略
的断面図、
第２図は、本実施例の部分的な等価回路図、第３図（Ａ
）〜（Ｃ）は、各々本実施例の駆動例を示すタイミング
チャート、
第４図は、本発明の第２実施例の概略的回路図。
第５図は、本実施例の駆動例を示す部分的なタイミング
チャート、
第６図（Ａ）は、特開昭６０−１２７５９号公報〜特開
昭６０−１２７６５号公報に記載されている光電変換装
置の概略的断面図、第６図（Ｂ）は、その１個の光電変
換セルの等価回路図である。
１・・・ｎ型基板
３φ・−ｎ−エピタキシャル層（コレクタ領域）４・・
・ｐベース領域
５・・φｎ十エミッタ領域
６・・・酸化膜
７Φ・・キャパシタ電極
８・・・エミッタ電極
１２・・・コレクタ電極
ｌＯｌ・・・電極
代理人 弁理士 山 下 積 平
第１図
第２図
第５図FIG. 1 is a schematic sectional view of an embodiment of a photoelectric conversion device according to the present invention, FIG. 2 is a partial equivalent circuit diagram of this embodiment, and FIG.
) to (C) are timing charts each showing driving examples of the present embodiment, and FIG. 4 is a schematic circuit diagram of the second embodiment of the present invention. FIG. 5 is a partial timing chart showing a driving example of this embodiment, and FIG. A schematic cross-sectional view of the conversion device, FIG. 6(B), is an equivalent circuit diagram of one photoelectric conversion cell. 1... n-type substrate 3φ・-n- epitaxial layer (collector region) 4...
・P base region 5...φn0 Emitter region 6...Oxide film 7Φ...Capacitor electrode 8...Emitter electrode 12...Collector electrode lOl...Electrode agent Patent attorney Sekihira Yamashita Figure 1 Figure 2 Figure 5
Claims (1)
領域を有する光電変換セルが複数個配列され、かつ、隣
接する光電変換セルの前記半導体領域を各々主電極領域
として絶縁ゲート型トランジスタが構成されていること
を特徴とする光電変換装置。(1) A plurality of photoelectric conversion cells each having a semiconductor region that accumulates carriers generated by photoexcitation are arranged, and an insulated gate transistor is configured with each semiconductor region of an adjacent photoelectric conversion cell serving as a main electrode region. A photoelectric conversion device characterized by:
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017150A JPH084131B2 (en) | 1987-01-29 | 1987-01-29 | Photoelectric conversion device |
| EP88300725A EP0277016B1 (en) | 1987-01-29 | 1988-01-28 | Photoelectric conversion apparatus |
| DE3856165T DE3856165T2 (en) | 1987-01-29 | 1988-01-28 | Photovoltaic converter |
| US07/470,407 US4962412A (en) | 1987-01-29 | 1990-01-29 | Photoelectric conversion apparatus without isolation regions |
| US07/548,508 US5060042A (en) | 1987-01-29 | 1990-07-05 | Photoelectric conversion apparatus with reresh voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017150A JPH084131B2 (en) | 1987-01-29 | 1987-01-29 | Photoelectric conversion device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63186466A true JPS63186466A (en) | 1988-08-02 |
| JPH084131B2 JPH084131B2 (en) | 1996-01-17 |
Family
ID=11935957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017150A Expired - Fee Related JPH084131B2 (en) | 1987-01-29 | 1987-01-29 | Photoelectric conversion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084131B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218671A (en) * | 1989-11-21 | 1991-09-26 | Canon Inc | Photoelectric conversion device and device mounted therewith |
| JPH04150583A (en) * | 1990-10-15 | 1992-05-25 | Canon Inc | Photoelectric converter |
| US5654673A (en) * | 1993-09-03 | 1997-08-05 | Canon Kabushiki Kaisha | Amplifier having field effect or bipolar transistors and a power supply voltage supplied by a source or emitter following respectively |
| US5786588A (en) * | 1995-08-02 | 1998-07-28 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus having an improved arrangement of pixel output |
| US6597399B2 (en) | 1995-08-02 | 2003-07-22 | Canon Kabushiki Kaisha | Image pickup sensor capable of selectively photographing an image pickup area in an interlacing operation |
| WO2011142104A1 (en) | 2010-05-10 | 2011-11-17 | Canon Kabushiki Kaisha | Solid-state image pickup apparatus and drive method therefor |
-
1987
- 1987-01-29 JP JP62017150A patent/JPH084131B2/en not_active Expired - Fee Related
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| DE112011101626T5 (en) | 2010-05-10 | 2013-03-21 | Canon K.K. | Solid state image pickup device and driving method therefor |
| US9197832B2 (en) | 2010-05-10 | 2015-11-24 | Canon Kabushiki Kaisha | Solid-state image pickup apparatus and drive method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084131B2 (en) | 1996-01-17 |
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