JPS6318392B2 - - Google Patents
Info
- Publication number
- JPS6318392B2 JPS6318392B2 JP11482578A JP11482578A JPS6318392B2 JP S6318392 B2 JPS6318392 B2 JP S6318392B2 JP 11482578 A JP11482578 A JP 11482578A JP 11482578 A JP11482578 A JP 11482578A JP S6318392 B2 JPS6318392 B2 JP S6318392B2
- Authority
- JP
- Japan
- Prior art keywords
- display panel
- circuit
- integrated circuits
- panel
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 239000000919 ceramic Substances 0.000 description 8
- 238000005070 sampling Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明はテレビジヨン信号を受信し、液晶パネ
ル等の表示装置で再生を行なうテレビジヨン受像
機に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a television receiver that receives television signals and reproduces them on a display device such as a liquid crystal panel.
従来、液晶、LED等の薄形表示パネルを用い
てテレビジヨン信号を表示する装置が知られてい
る。これらは、比較的小さな表示パネルに対し、
チユーナ、VIF回路、映像・音声検波および増巾
回路、表示パネルを駆動するための駆動回路等の
周辺回路、およびスピーカ、アンテナ等の電子部
品の占める容積が大きく、テレビジヨン受像機全
体としては小型化できなかつた。 2. Description of the Related Art Conventionally, devices are known that display television signals using thin display panels such as liquid crystals and LEDs. These are for relatively small display panels.
Peripheral circuits such as the tuner, VIF circuit, video/audio detection and amplification circuit, drive circuit for driving the display panel, and electronic components such as speakers and antennas occupy a large volume, making the television receiver as a whole small. I couldn't convert it.
これに対し、電子部品の小型化の開発が進むと
ともに、テレビジヨン信号復調系の固体化および
マトリクスパネル駆動回路部の超LSI化が可能に
なり、より小さな薄形テレビジヨン受像機が実現
可能となつてきた。 In response, progress has been made in the development of miniaturization of electronic components, and it has become possible to solid-state television signal demodulation systems and to use ultra-LSI matrix panel drive circuits, making it possible to realize smaller, thinner television receivers. I'm getting old.
一般に、表示パネルの駆動方式としては、一ラ
インの信号を同時に発光させる。所謂ライン・ア
ツト・ア・タイム方式が用いられている。特に、
小消費電力という特徴を持ちながら、応答速度が
他の発光素子に比べて遅く、輝度が十分高くない
液晶を用いた表示パネルの駆動方式にはそれが適
している。しかしながら、このような表示パネル
を駆動するためには、ラインを順次選択するため
のＸシフトレジスタ、映像信号を順次サンプリン
グするためのサンプリングおよびホールド回路、
サンプリングパルスを発生するＹシフトレジタ、
１水平走査期間信号を蓄積するためのメモリ回
路、Ｘシフトレジスタによるライン選択に応じ、
メモリ回路出力を表示素子毎に設けられたキヤパ
シタに書き込みを消去するためのパルスを発生す
るパルス発生回路、これらの回路のための制御信
号を発生する回路等が必要となり、表示パネルの
素子数がある程度大きくなると、これらの周辺回
路を高度に集積化されたICを用いて構成したと
しても、それらの占有面積は無視できない。又、
チユーナ、VIF回路ブロツクとマトリクスパネル
駆動回路ブロツクとは、パネル駆動に用いるクロ
ツクの高調波の影響を避けるために、距離を離す
かそれぞれを完全シールドする等の設計が必要で
あつて、小型テレビジヨン受像機を実現する障害
になつていた。 Generally, as a driving method for a display panel, one line of signals is emitted simultaneously. A so-called line-at-a-time method is used. especially,
Although it has the feature of low power consumption, it is suitable for the drive method of display panels using liquid crystals, which have a slower response speed than other light emitting elements and do not have sufficiently high brightness. However, in order to drive such a display panel, an X shift register for sequentially selecting lines, a sampling and hold circuit for sequentially sampling video signals,
Y shift register that generates sampling pulses;
A memory circuit for accumulating signals for one horizontal scanning period, depending on the line selection by the X shift register,
A pulse generation circuit that generates a pulse to erase the memory circuit output written to a capacitor provided for each display element, a circuit that generates control signals for these circuits, etc. are required, and the number of elements in the display panel increases. Even if these peripheral circuits are constructed using highly integrated ICs, the area occupied by these peripheral circuits cannot be ignored once they become large to a certain extent. or,
The tuner, VIF circuit block, and matrix panel drive circuit block must be designed to be separated from each other or completely shielded to avoid the effects of harmonics of the clock used to drive the panel. This had become an obstacle to realizing a television receiver.
一方、現在の技術において、小型テレビジヨン
受像機に適する表示素子の輝度、コントラスト等
は一般に低く、又2.4インチ程度のパネルとした
場合に視野に比べて画面をみた立体角が小さいこ
とも起因して、再生像が見にくくなる問題があつ
た。 On the other hand, with current technology, the brightness, contrast, etc. of display elements suitable for small television receivers are generally low, and in the case of a panel of about 2.4 inches, the solid angle of the screen is small compared to the field of view. However, there was a problem with the reproduced image being difficult to see.
本発明は、小型電子部品を採用し、かつ上記の
問題点を解決した小型のテレビジヨン受像機を提
案するもので、特に表示パネルの周囲像からの遮
断と、遮断のためのスペースを用いてのパネル駆
動回路部の収納を特徴とするものである。 The present invention proposes a compact television receiver that uses small electronic components and solves the above problems.In particular, the present invention proposes a compact television receiver that uses small electronic components and solves the above problems. It is characterized by housing the panel drive circuit section.
本発明のテレビジヨン受像機は、テレビジヨン
信号を復調するチユーナを含む復調回路ブロツク
を内蔵したテレビ本体と、この本体に対し開閉自
在に固定され、ライン選択電極リード群と信号供
給電極リード群がマトリツクス状に配置された表
示パネルが固定されかつ前記表示パネルの周辺に
前記表示パネルを駆動する集積回路が配設された
基板よりなる表示部とを備え、前記集積回路は、
前記表示パネルの左右にそれぞれ配置された第１
および第２の集積回路と前記表示パネルの上下に
それぞれ配置され映像信号にもとづいた各画素に
対応する画素信号を供給する第３および第４の集
積回路を有し、前記第１および第２の集積回路の
出力端子群は順次選択駆動される前記ライン選択
電極リード群の一つおきの電極にそれぞれ接続さ
れ、前記第３および第４の集積回路の出力端子群
は前記信号供給電極リード群の一つおきの電極に
それぞれ接続され、前記表示パネルに対して前記
第１と第２の集積回路の出力端子群は対称に配置
され、前記表示パネルに対して前記第３と第４の
集積回路の出力端子群は対称に配置されてなるも
のである。 The television receiver of the present invention includes a television body incorporating a demodulation circuit block including a tuner for demodulating television signals, and a television receiver fixed to the body so as to be openable and closable, and having a line selection electrode lead group and a signal supply electrode lead group. a display section comprising a substrate on which display panels arranged in a matrix are fixed and an integrated circuit for driving the display panel is disposed around the display panel, the integrated circuit comprising:
first panels arranged on the left and right sides of the display panel, respectively;
and a second integrated circuit and third and fourth integrated circuits arranged above and below the display panel and supplying pixel signals corresponding to each pixel based on the video signal, The output terminal groups of the integrated circuit are connected to every other electrode of the line selection electrode lead group which are sequentially selectively driven, and the output terminal groups of the third and fourth integrated circuits are connected to the electrodes of the signal supply electrode lead group. The output terminals of the first and second integrated circuits are connected to every other electrode, and the output terminal groups of the first and second integrated circuits are arranged symmetrically with respect to the display panel, and the output terminals of the third and fourth integrated circuits are connected to the display panel. The output terminals of are arranged symmetrically.
本発明によれば、画像は見易くなるとともに、
駆動用の集積回路部がパネルを取囲むように配置
されておりスペースの有効活用が図れ、薄型テレ
ビの小型化が可能となる。さらに、本発明は、パ
ネル周囲の相対向する集積回路のパネルに接続さ
れる出力端子群を対称に配置し、１つおきのパネ
ルのリード群と集積回路の出力端子群をそれぞれ
接続しており、一方向から順次ライン走査される
テレビ表示パネルにおける集積回路とパネルの接
続リード線の交差をなくすることが可能となり、
多数の配線を高密度にかつ最適に形成することが
できる。 According to the present invention, images become easier to see, and
The driving integrated circuit section is arranged to surround the panel, making effective use of space and making it possible to downsize flat-screen televisions. Furthermore, the present invention arranges the output terminal groups connected to opposing integrated circuit panels around the panel symmetrically, and connects the lead groups of every other panel to the output terminal groups of the integrated circuit, respectively. , it becomes possible to eliminate the intersection of the connection lead wires between the integrated circuit and the panel in a television display panel where lines are scanned sequentially from one direction.
A large number of wiring lines can be formed at high density and optimally.
以下、本発明の実施例について説明する。 Examples of the present invention will be described below.
第１図は本発明を用いた液晶テレビジヨン受像
機の外観図を示し、図中１はアンテナ、２はスピ
ーカ３、チユーナ、VIF回路等を内蔵する本体、
４は本体上に設けられた凹部、５は選局ダイヤ
ル、６は音量調整ボリウムを示す。７は本体２に
対し開閉自在に固定された表示部となる蓋部、８
はアンテナ１の固定位置に対応して設けられたア
ンテナ収納部、９は液晶表示パネルであり、蓋部
の表示パネル９の周囲は黒等の単色を主としたパ
ネル１１で覆われている。パネル１１は、輝度お
よびコントラストが低い現状にあつても、再生像
を周囲像から遮断して見易くするに十分なスペー
スを持つている。表示パネル９はセラミツク等の
基板のほぼ中央部に固定され、基板を介して蓋部
７内に収納されている。基板上の表示パネル９の
周辺には、集積化された駆動回路が配置され、パ
ネル１１の占めるスペースが有効に利用されてい
る。１２は本体２内の回路と蓋部７内の駆動回路
を結ぶリード線が形成されたフイルムである。 FIG. 1 shows an external view of a liquid crystal television receiver using the present invention, in which 1 is an antenna, 2 is a main body containing a speaker 3, a tuner, a VIF circuit, etc.;
Reference numeral 4 indicates a recess provided on the main body, 5 indicates a channel selection dial, and 6 indicates a volume adjustment volume. 7 is a lid part serving as a display part fixed to the main body 2 so as to be openable and closable;
Reference numeral 9 indicates an antenna storage section provided corresponding to the fixed position of the antenna 1, and 9 indicates a liquid crystal display panel.The display panel 9 in the lid section is surrounded by a panel 11 mainly of a monochrome color such as black. The panel 11 has enough space to isolate the reproduced image from surrounding images and make it easy to see even under the current conditions of low brightness and contrast. The display panel 9 is fixed approximately at the center of a substrate made of ceramic or the like, and is housed in the lid 7 via the substrate. An integrated drive circuit is arranged around the display panel 9 on the substrate, and the space occupied by the panel 11 is effectively utilized. Reference numeral 12 denotes a film on which lead wires connecting the circuit in the main body 2 and the drive circuit in the lid 7 are formed.
このテレビジヨン受像機の簡易化した回路ブロ
ツクを第２図に示す。図中１０１および１０２は
それぞれ本体２および蓋内に収納されている回路
ブロツクである。ブロツク１０１の構成は図中１
に対応するアンテナ２０、チユーナ２１、映像中
間周波増巾回路２２、映像検波・増巾回路２３、
音声検波・増巾回路２４およびスピーカ２５から
なる。一方ブロツク１０２は、映像検波・増巾回
路２３より分離された水平および垂直の同期信号
からマトリツクスパネルの駆動に必要な各種制御
信号を発生する制御信号発生回路２６、内部に
MOSイツチとキヤパシタを画素毎（ここでは240
×240画素とする）に含み、周囲にX1〜X240のラ
イン選択電極リードおよびY1〜Y240の信号供給
電極リードを有する液晶マトリクスパネル２７、
映像信号をサンプリングして、１水平期間の各画
素に対応する信号を供給するＹドライバ２８、ラ
インを順次選択するためのＸドライバ２９から構
成されている。映像検波増巾回路２３からの同期
信号、映像信号は、電源等とともにフイルムリー
ド１２によつてブロツク１０２の制御信号発生回
路２６、Ｙドライバ２８等に接続されている。 A simplified circuit block of this television receiver is shown in FIG. In the figure, 101 and 102 are circuit blocks housed in the main body 2 and the lid, respectively. The configuration of block 101 is 1 in the figure.
Antenna 20, tuner 21, video intermediate frequency amplification circuit 22, video detection/amplification circuit 23,
It consists of an audio detection/amplification circuit 24 and a speaker 25. On the other hand, the block 102 includes a control signal generation circuit 26 that generates various control signals necessary for driving the matrix panel from horizontal and vertical synchronization signals separated from the video detection/amplification circuit 23.
MOS switch and capacitor for each pixel (here 240
x 240 pixels), and has line selection electrode leads X 1 to X 240 and signal supply electrode leads Y 1 to Y 240 around the liquid crystal matrix panel 27;
It is comprised of a Y driver 28 that samples a video signal and supplies a signal corresponding to each pixel in one horizontal period, and an X driver 29 that sequentially selects lines. The synchronizing signal and the video signal from the video detection amplification circuit 23 are connected to the control signal generation circuit 26, Y driver 28, etc. of the block 102 through the film lead 12 along with the power supply and the like.
ここでブロツク１０２は、単一のセラミツク基
板上に全部が形成されている。第３図および第４
図に、ブロツク１０２の実際の回路構成と基板上
での各回路の配置関係を示す。第３図から明らか
なように、Ｙドライバ２８およびＸドライバ２９
は、それぞれ８１と８２および９１と９２で示す
ように、マトリクスパネル２７の上下と左右に分
割されており、それぞれの出力線群がマトリクス
電極群Y1〜Y240およびX1〜X240の一つおきの電
極に接続されている。 Here, block 102 is entirely formed on a single ceramic substrate. Figures 3 and 4
The figure shows the actual circuit configuration of block 102 and the layout relationship of each circuit on the board. As is clear from FIG. 3, the Y driver 28 and the X driver 29
The matrix panel 27 is divided into upper and lower and left and right parts as shown by 81 and 82 and 91 and 92, respectively, and each output line group connects one of the matrix electrode groups Y 1 to Y 240 and X 1 to X 240. Connected to two electrodes.
図中３１は制御信号発生回路２６からのスター
トパルスS1とクロツクC1で駆動されるシフトレ
ジスタで、マトリクスパネル２７の横方向の画素
数の半分120個の出力を有している。３２は、映
像検波・増巾回路２３からの映像信号Ｖを、シフ
トレジスタ３１から順次得られるサンプリングパ
ルスによつてサンプリングしホールドするサンプ
リングホールド回路、３３は、サンプリングホー
ルド回路３２のサンプル値を水平ブランキング期
間に生ずる制御信号発生回路からの転送パルスｔ
によつて１ライン分同時に書込み、１水平走査期
間記憶するメモリである。メモリ３３の内容は、
次のラインのサンプル値を記憶する前に、転送パ
ルスｔに先立つて発生する消去パルスｒによつて
すべてリセツトされる。尚メモリ３３は、各出力
毎に設けられたバツフアアンプを含み、各出力は
このバツフアアンプを介して電極群Y1，Y3，
Y5，……Y239に接続されている。これらの回路
３１，３２および３３によつてＹドライバ８２が
構成されているが、上辺に設けらたれたＹドライ
バ８１も８２と相似の構成を有しており、各出力
は電極群Y2，Y4……Y240に接続されている。た
だし、それぞれに設けられたサンプリングホール
ド回路において、映像信号を交互にサンプリング
するため、相方のシフトレジスタへ加えるクロツ
クC1およびスタートパルスS1の位相を180゜異なら
せている。 In the figure, reference numeral 31 denotes a shift register driven by the start pulse S 1 and clock C 1 from the control signal generating circuit 26, and has 120 outputs, which is half the number of pixels in the horizontal direction of the matrix panel 27. 32 is a sampling hold circuit that samples and holds the video signal V from the video detection/amplification circuit 23 using sampling pulses sequentially obtained from the shift register 31; 33 is a horizontal block that samples the sample value of the sampling hold circuit 32; Transfer pulse t from the control signal generation circuit generated during the ranking period
This is a memory in which one line is simultaneously written and stored for one horizontal scanning period. The contents of the memory 33 are
Before storing the next line of sample values, they are all reset by an erase pulse r that occurs prior to the transfer pulse t. Note that the memory 33 includes a buffer amplifier provided for each output, and each output is connected to the electrode groups Y 1 , Y 3 ,
Y 5 ,...Connected to Y 239 . These circuits 31, 32, and 33 constitute a Y driver 82, and the Y driver 81 provided on the upper side also has a similar configuration to that of 82, and each output is connected to the electrode group Y 2 , Y 4 ...Connected to Y 240 . However, in order to sample the video signal alternately in the sampling and hold circuits provided in each, the phases of the clock C1 and the start pulse S1 applied to the shift register of the other are made to differ by 180 degrees.
一方、Ｘドライバ９１，９２は、それぞれシフ
トレジタ３４，３５とNAND回路３６，３７よ
り構成されている。シフトレジスタ３４，３５
は、信号発生回路２６からのスタートパルスS2，
S2′とクロツクパルスC2，C2′によつて駆動され、
S2とS2′およびC2とC2′の位相を180゜異ならせてお
くことによつて、順次出力として奇数番目のＸ電
極群と偶数番目のＸ電極群をそれぞれ選択するた
めの信号を発生する。NAND回路３６，３７は、
液晶パネル２７の各画素に設けられているMOS
トランジスタの立下り時間を考慮するとともに、
シフトレジスタ３４，３５の低速駆動を可能にす
るために設けられている。即ち、NAND回路３
６，３７の一方の入力端子にシフトレジスタ３
４，３５の各段の出力が接続され、他方に信号発
生回路２６からのゲートパルスｑ，q′が加えられ
る構成となつている。ここでクロツクC2とC2′と
して、180゜位相が異なり２水平走査期間に対応す
る周期のパルスを与え、かつゲートパルスｑ，
q′として、重複する期間がなく、上記MOSトラ
ンジスタの立上り時間を考慮してメモリ３３の蓄
積期間の信号を各キヤパシタに印加するように設
定されたパルスを発生している。 On the other hand, the X drivers 91 and 92 are composed of shift registers 34 and 35 and NAND circuits 36 and 37, respectively. Shift registers 34, 35
are the start pulse S 2 from the signal generation circuit 26,
driven by S 2 ′ and clock pulses C 2 , C 2 ′,
By making the phases of S 2 and S 2 ′ and C 2 and C 2 ′ different by 180°, a signal is generated to select the odd-numbered X electrode group and the even-numbered X electrode group as sequential outputs. occurs. The NAND circuits 36 and 37 are
MOS provided in each pixel of the liquid crystal panel 27
In addition to considering the fall time of the transistor,
This is provided to enable low-speed driving of the shift registers 34 and 35. That is, NAND circuit 3
Shift register 3 is connected to one input terminal of 6 and 37.
The outputs of stages 4 and 35 are connected to each other, and gate pulses q and q' from the signal generation circuit 26 are applied to the other. Here, as clocks C 2 and C 2 ′, pulses with a phase difference of 180° and a period corresponding to two horizontal scanning periods are applied, and gate pulses q,
As q', a pulse is generated which has no overlapping period and is set to apply a signal of the storage period of the memory 33 to each capacitor in consideration of the rise time of the MOS transistor.
NAND回路３６の出力は電極X1，X3，……
X239に、またNAND回路３７の出力は電極X2，
X4……X240に接続され、得られるライン選択信
号によつてマトリクスパネル２７がライン走査さ
れる。 The output of the NAND circuit 36 is the electrodes X 1 , X 3 , ...
X 239 , and the output of the NAND circuit 37 is connected to the electrodes X 2 ,
X 4 . . . are connected to X 240 , and the matrix panel 27 is line-scanned by the obtained line selection signal.
本装置においては、これらの駆動回路を分割し
て集積化するに際し、Ｙドライバ８１，８２を、
シフトレジスタ３１、サンプリングホールド回路
３２、メモリ３３を、横方向（水平方向）に沿つ
て縦割りに３つずつのブロツク８１ａ，８１ｂ，
８１ｃおよび８２ａ，８２ｂ，８２ｃに分け、Ｘ
ドライバ９１，９２を、シフトレジスタ３４，３
５、NAND回路３６，３７を縦方向（ライン走
査方向）に沿つて４つずつのブロツク９１ａ，９
１ｂ，９１ｃ，９１ｄおよび９２ａ，９２ｂ，９
２ｃ，９２ｄに分けて集積回路を設計している。
第４図に示す４２〜５５がそれぞれ上記８１ａ〜
９２ｄに対応する集積回路であり、制御信号発生
回路２６は集積回路４１に対応している。ここで
相対する集積回路の入出力端子は、リード線の交
差を避けるため、互いに対称に配置されている。 In this device, when dividing and integrating these drive circuits, the Y drivers 81 and 82 are
The shift register 31, sampling hold circuit 32, and memory 33 are divided vertically into three blocks 81a, 81b,
Divided into 81c and 82a, 82b, 82c,
The drivers 91 and 92 are connected to the shift registers 34 and 3.
5. The NAND circuits 36 and 37 are arranged in four blocks 91a and 9 each along the vertical direction (line scanning direction).
1b, 91c, 91d and 92a, 92b, 9
The integrated circuit is designed separately into 2c and 92d.
42 to 55 shown in FIG. 4 are respectively the above-mentioned 81a to
92d, and the control signal generation circuit 26 corresponds to the integrated circuit 41. The input/output terminals of the opposing integrated circuits are arranged symmetrically to each other to avoid crossing of the lead wires.
第４図は、セラミツク基板５６上に構成配置し
た集積回路群と、一部のリード線を示したもの
で、図面の簡易化のために多くのリード線等を省
略しているが、第３図に対応しているため全容が
理解できよう。すなわち第４図から明らかなごと
く、左右に位置するたとえば集積回路４８と５２
は番号１，２，３，４で示すごとく出力端子群は
パネルに対して互いに対称配置され、上下に位置
するたとえば集積回路４２と４５はそれぞれ番号
１，２，３で示すごとく出力端子群はパネルに対
して対称配置されており、接続して用いる極めて
多くのリード線の表示パネルの周辺全域における
交差をなくすることが可能となる。第３図および
第４図に示すように、セラミツク基板５６のほぼ
中央部に液晶表示パネルを固定する。このため基
板上には対応して凹部５７が形成されている。こ
のような構造は、一枚のセラミツク基板と、中央
部に窓部の形成されたセラミツク基板を接合する
ことによつて得られ、又このような２層構造にす
ることによつて、基板表面上と層間との２層配線
が可能になるため、駆動回路ブロツク１０２を単
一のセラミツク基板上にコンパクト構成できるも
のである。液晶表示パネルの固定には、パネル底
部の基板を、セラミツク基板上の凹部に接着する
ことによつて行なわれ、その後に表示パネルの
Ｘ，Ｙ電極群とＸ，Ｙドライバを構成する集積回
路群４２〜５５からのリード線とが接続され、本
発明の配置によつて第３，４図から明らかなよう
に、集積回路からのリード線の交差もなくするこ
とが可能となる。 FIG. 4 shows a group of integrated circuits arranged on a ceramic substrate 56 and some lead wires. Although many lead wires are omitted to simplify the drawing, It is easy to understand the whole thing because it corresponds to the diagram. That is, as is clear from FIG. 4, for example, integrated circuits 48 and 52 located on the left and right
The output terminal groups are arranged symmetrically with respect to the panel, as shown by numbers 1, 2, 3, and 4.For example, the integrated circuits 42 and 45 located above and below have output terminal groups shown by numbers 1, 2, and 3, respectively. Since they are arranged symmetrically with respect to the panel, it is possible to eliminate intersections of a large number of connected lead wires throughout the periphery of the display panel. As shown in FIGS. 3 and 4, a liquid crystal display panel is fixed approximately at the center of the ceramic substrate 56. As shown in FIGS. For this purpose, a corresponding recess 57 is formed on the substrate. Such a structure can be obtained by bonding one ceramic substrate and a ceramic substrate with a window formed in the center, and by creating such a two-layer structure, the surface of the substrate can be Since two-layer wiring between upper and interlayer wiring is possible, the drive circuit block 102 can be compactly constructed on a single ceramic substrate. The liquid crystal display panel is fixed by gluing the substrate at the bottom of the panel into the recess on the ceramic substrate, and then the display panel's X, Y electrode group and the integrated circuit group that constitutes the X, Y driver. 42 to 55 are connected, and the arrangement of the present invention also makes it possible to eliminate crossing of the leads from the integrated circuit, as is clear from FIGS. 3 and 4.
このように形成された基板５６は、第１図に示
す蓋部７内にネジ等によつて固定されている。そ
の上から、マトリクスパネル２７に対応して設け
られた窓を有するパネル１１を固定し、第１図の
ように実装する。 The substrate 56 formed in this manner is fixed within the lid portion 7 shown in FIG. 1 with screws or the like. A panel 11 having a window provided corresponding to the matrix panel 27 is fixed thereon and mounted as shown in FIG.
本構成によれば、2.4インチ程度の液晶パネル
でも、単色を主とするパネルで周囲を覆われてい
るので周囲、特に背景の像を遮断することがで
き、画面を見易くできる。さらに、パネルのスペ
ースを利用して、第３図および第４図に示したよ
うに表示パネルを駆動する回路を全て表示パネル
とともに単一の基板上に形成しているため空間利
用率が向上し、テレビジヨン受像機の小型化を可
能にしている。さらに、本発明の集積回路配置な
らびに集積回路とテレビ表示パネルとの接続構成
により、パネルの４方周辺全域での極めて多くの
高密度なリード配線の形成を交差なく実施するこ
とが可能となり、小型、薄型のテレビジヨン受像
機の実現に最適となる。 According to this configuration, even a liquid crystal panel of about 2.4 inches is surrounded by a panel that is mainly monochrome, so the surroundings, especially the background image, can be blocked out, making the screen easier to see. Furthermore, as shown in Figures 3 and 4, all the circuits that drive the display panel are formed on a single substrate together with the display panel, making use of the panel space, improving space utilization. This makes it possible to downsize television receivers. Furthermore, the integrated circuit layout and the connection configuration between the integrated circuit and the TV display panel of the present invention make it possible to form an extremely large number of high-density lead wires all around the panel on all four sides without crossing each other, making it possible to reduce the size of the device. This makes it ideal for realizing thin television receivers.
以上述べた発明によつて、2.4インチサイズで
240×240画素の液晶パネルを用いて、縦・横115
mm、高さ35mm程度のテレビジヨン受像機が実現で
きた。 With the above-mentioned invention, 2.4 inch size
Using a 240 x 240 pixel LCD panel, the vertical and horizontal 115
We were able to create a television receiver with a height of approximately 35 mm.
第１図は本発明によるテレビジヨン受像機の実
施例の外観を示す図、第２図は同実施例の構成を
示すブロツク図、第３図は第２図におけるマトリ
クスパネル駆動部の詳細を示すブロツク図、第４
図は第３図を集積回路化して基板上に配置した図
である。
１……アンテナ、２……本体、７……蓋部、
９，２７……液晶表示パネル、１１……裏面パネ
ル、２６……制御信号発生回路、８１ａ，８１
ｂ，８１ｃ，８２ａ，８２ｂ，８２ｃ……Ｙドラ
イバ、９１ａ，９１ｂ，９１ｃ，９１ｄ，９２
ａ，９２ｂ，９２ｃ，９２ｄ……Ｘドライバ。
FIG. 1 is a diagram showing the appearance of an embodiment of a television receiver according to the present invention, FIG. 2 is a block diagram showing the configuration of the same embodiment, and FIG. 3 is a diagram showing details of the matrix panel drive section in FIG. 2. Block diagram, 4th
The figure is a diagram in which the circuit shown in FIG. 3 has been made into an integrated circuit and placed on a substrate. 1... Antenna, 2... Main body, 7... Lid,
9, 27...Liquid crystal display panel, 11...Back panel, 26...Control signal generation circuit, 81a, 81
b, 81c, 82a, 82b, 82c...Y driver, 91a, 91b, 91c, 91d, 92
a, 92b, 92c, 92d...X driver.
Claims (1)
復調回路ブロツクを内蔵したテレビ本体と、この
本体に対し開閉自在に固定され、ライン選択電極
リード群と信号供給電極リード群がマトリツクス
状に配置された表示パネルが固定されかつ前記表
示パネルの周辺に前記表示パネルを駆動する集積
回路が配設された基板よりなる表示部とを備え、
前記集積回路は、前記表示パネルの左右にそれぞ
れ配置された第１および第２の集積回路と前記表
示パネルの上下にそれぞれ配置され映像信号にも
とづいた各画素に対応する信号を供給する第３お
よび第４の集積回路を有し、前記第１および第２
の集積回路の出力端子群は順次選択駆動される前
記ライン選択電極リード群の一つおきの電極にそ
れぞれ接続され、前記第３および第４の集積回路
の出力端子群は前記信号供給電極リード群の一つ
おきの電極にそれぞれ接続され、前記表示パネル
に対して前記第１と第２の集積回路の出力端子群
は対称に配置され、前記表示パネルに対して前記
第３と第４の集積回路の出力端子群は対称に配置
されてなることを特徴とするテレビジヨン受像
機。1. A television body with a built-in demodulation circuit block including a tuner that demodulates television signals, and a display panel that is fixed to this body so as to be openable and closable, and in which a group of line selection electrode leads and a group of signal supply electrode leads are arranged in a matrix. a display unit comprising a substrate to which is fixed and an integrated circuit for driving the display panel is arranged around the display panel,
The integrated circuits include first and second integrated circuits disposed on the left and right sides of the display panel, and third and second integrated circuits disposed on the top and bottom of the display panel, respectively, that supply signals corresponding to each pixel based on a video signal. a fourth integrated circuit;
The output terminal groups of the integrated circuits are connected to every other electrode of the line selection electrode lead group which are sequentially selectively driven, and the output terminal groups of the third and fourth integrated circuits are connected to the signal supply electrode lead group. The output terminals of the first and second integrated circuits are arranged symmetrically with respect to the display panel, and the output terminals of the third and fourth integrated circuits are connected to every other electrode of A television receiver characterized in that a group of output terminals of a circuit are arranged symmetrically.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11482578A JPS5541061A (en) | 1978-09-18 | 1978-09-18 | Television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11482578A JPS5541061A (en) | 1978-09-18 | 1978-09-18 | Television receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541061A JPS5541061A (en) | 1980-03-22 |
| JPS6318392B2 true JPS6318392B2 (en) | 1988-04-18 |
Family
ID=14647620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11482578A Granted JPS5541061A (en) | 1978-09-18 | 1978-09-18 | Television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5541061A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032920U (en) * | 1989-05-31 | 1991-01-11 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3143932A1 (en) * | 1981-11-05 | 1983-05-11 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | TV |
| JPS57202825A (en) * | 1981-06-09 | 1982-12-11 | Tokyo Shibaura Electric Co | Protective relay unit |
| JPS5875195A (en) * | 1981-10-29 | 1983-05-06 | 株式会社東芝 | Display |
| DE3202046A1 (en) * | 1982-01-23 | 1983-07-28 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | TV |
| JPS5927686A (en) * | 1982-08-04 | 1984-02-14 | Casio Comput Co Ltd | Pocketable television receiver |
| JPH07118794B2 (en) * | 1983-03-16 | 1995-12-18 | シチズン時計株式会社 | Display device |
| JPS609286A (en) * | 1983-06-28 | 1985-01-18 | Seiko Epson Corp | Video monitor by liquid crystal display |
| JPS60127888A (en) * | 1983-12-15 | 1985-07-08 | Citizen Watch Co Ltd | Liquid crystal display device |
| EP0162969A1 (en) * | 1984-05-30 | 1985-12-04 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Switching circuits and matrix device using same |
| JPS6210976A (en) * | 1986-07-04 | 1987-01-19 | Casio Comput Co Ltd | Pocketable television receiver |
| JPH0278383A (en) * | 1989-07-13 | 1990-03-19 | Casio Comput Co Ltd | Pocket television receiver |
| DE3926153A1 (en) * | 1989-08-08 | 1991-02-14 | Ottmar Haberkern | PICTURE DEVICE WITH FOLDABLE FLAT SCREEN |
| DE69032974T2 (en) * | 1989-11-29 | 1999-07-08 | Matsushita Electric Ind Co Ltd | RECEIVER |
-
1978
- 1978-09-18 JP JP11482578A patent/JPS5541061A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032920U (en) * | 1989-05-31 | 1991-01-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541061A (en) | 1980-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9417495B2 (en) | Liquid crystal display panel and electronic device | |
| US5365284A (en) | Liquid crystal display device and driving method thereof | |
| US5151689A (en) | Display device with matrix-arranged pixels having reduced number of vertical signal lines | |
| KR0171233B1 (en) | Picture display device and tis driving method | |
| KR100499432B1 (en) | Driving device, liquid crystal device and electronic device of liquid crystal panel | |
| US7209103B2 (en) | Liquid crystal projector | |
| JPS6318392B2 (en) | ||
| JPS59138184A (en) | Driving circuit of matrix color television panel | |
| US6340959B1 (en) | Display control circuit | |
| JP2000020015A (en) | Picture display device and method therefor | |
| KR20090004518A (en) | Display device, driving method of the same and electronic equipment incorporating the same | |
| US7499018B2 (en) | Controller, control method, and display device utilizing the same | |
| JPH11282437A (en) | Interface device of liquid-crystal display panel | |
| JP4637467B2 (en) | Liquid crystal display device and driving method of liquid crystal display device | |
| JPH07168542A (en) | Liquid crystal display device | |
| JPS59211087A (en) | Driving of color liquid crystal image display | |
| JPH07261714A (en) | Active matrix display elements and dispaly system | |
| JPH03280676A (en) | Drive circuit for liquid crystal display device | |
| JP3400082B2 (en) | Liquid crystal display | |
| JPS62169126A (en) | Liquid-crystal color panel driving circuit | |
| JPH05276468A (en) | Liquid crystal display device | |
| JPH0747012Y2 (en) | Display device | |
| JPH02211784A (en) | Liquid crystal display device | |
| JPH09307786A (en) | Image display device | |
| JP2002215081A (en) | Driving circuit, display panel, display device, and electronic equipment |