JPS63178611A - Gain control circuit - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、利ll1rlJ御バイアスによって利得が
制御される利得制御回路に関し、利得制御バイアスによ
る出力バイアスの変動をなくした利得制御回路に関する
。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a gain control circuit whose gain is controlled by a gain control bias, and the present invention relates to a gain control circuit whose gain is controlled by a gain control bias. Regarding control circuits.
(従来の技術)・
従来、電子機器(TV、VTR,通信機等)の例えばA
GC(Automatic Ga1n Contr
ol)回路等には、利得制御バイアスによって利1qが
制御される利得制御回路が用いられている。(Prior art) - Conventionally, electronic devices (TV, VTR, communication equipment, etc.), such as A
GC (Automatic Ga1n Control)
A gain control circuit whose gain 1q is controlled by a gain control bias is used in the ol) circuit and the like.
第7図及び第8図は、利1riiI、IJfJrJバイ
アスvCOニよって利得が制御される従来の利得制御回
路の構成を示す回路図である。FIGS. 7 and 8 are circuit diagrams showing the configuration of a conventional gain control circuit in which the gain is controlled by the gain 1riiiI and the IJfJrJ bias vCO2.
第7図に示す利得制御回路は、ベースが入力端子Vin
1に接続され、コレクタを出力端子out 1とするN
PN型のバイポーラトランジスタQ1と、ベースが入力
端子V in2に接続され、コレクタを出力端子out
2とするNPN型のバイポーラトランジスタQ2とで
構成される差動増幅対を有している。The gain control circuit shown in FIG. 7 has a base connected to the input terminal Vin.
1 and the collector is the output terminal out 1.
A PN type bipolar transistor Q1 has its base connected to the input terminal V in2 and its collector connected to the output terminal out.
It has a differential amplification pair constituted by an NPN type bipolar transistor Q2.
この差動増幅対を構成するトランジスタQ1゜Q2のエ
ミッタ間には、それぞれのベースに利得11制御バイア
スVCOが与えられ、互いのコレクタが接続されている
NPN型のバイポーラトランジスタQ3.Q4が、トラ
ンジスタQ1.Q3のそれぞれのエミッタを接続し、ト
ランジスタQ2゜Q4のそれぞれのエミッタを接続する
ことにより挿入されている。また、トランジスタQ1.
Q2のコレクタと電圧源VOCとの間には抵抗R1゜R
2が挿入され、トランジスタQ1.Q2のエミッタとグ
ランドGNDとの間にはエミッタ抵抗R3,r<4が挿
入されている。Between the emitters of transistors Q1 and Q2 constituting this differential amplifier pair, a bias VCO with a gain of 11 is applied to each base, and NPN bipolar transistors Q3, . Q4 is the transistor Q1. It is inserted by connecting the respective emitters of transistors Q3 and connecting the respective emitters of transistors Q2 through Q4. Also, the transistor Q1.
There is a resistor R1゜R between the collector of Q2 and the voltage source VOC.
2 are inserted, transistors Q1. An emitter resistor R3, r<4, is inserted between the emitter of Q2 and the ground GND.
このような構成においては、トランジスタQ3゜Q4を
そのコレクタに電流を供給せず飽和領域で動作させ“C
、トランジスタQ3.Q4の飽和抵抗を利得制御バイア
スVCOにより変化させ、トランジスタQ3.Q4を可
変インピーダンス素子として作用させている。したがっ
て、この利得制御回路の利得は、差動増幅対を構成する
トランジスタQl、Q2のエミッタ間のインピーダンス
を変えることによって、負荷抵抗R1,R’2を流れる
電流を変化させて制御されている。In such a configuration, the transistors Q3 and Q4 are operated in the saturation region without supplying current to their collectors, and the "C"
, transistor Q3. The saturation resistance of transistors Q4 is varied by the gain control bias VCO, and transistors Q3. Q4 acts as a variable impedance element. Therefore, the gain of this gain control circuit is controlled by changing the impedance between the emitters of the transistors Ql and Q2 forming the differential amplifier pair, thereby changing the current flowing through the load resistors R1 and R'2.
第8図に示す利得制御回路は、差動増幅対を構成するト
ランジスタQ1.Q2のエミッタ間に、それぞれのベー
スに利得制御バイアスvCOが与えられ、互いのコレク
タが接続されたPNP型のバイポーラトランジスタQ5
.Q6を、トランジスタQ1.Q5のそれぞれのエミッ
タを接続し、トランジスタQ2.Q6のそれぞれのエミ
ッタを接続することにより挿入したものであり、他の構
成は第7図と同様である。このような構成においても、
利10 till i11回路の利得は第7図と同様に
制御されている。The gain control circuit shown in FIG. 8 includes transistors Q1. A PNP type bipolar transistor Q5 is connected between the emitter of Q2 and has a gain control bias vCO applied to each base and whose collectors are connected to each other.
.. Q6 is connected to transistor Q1. Q5 and connect the respective emitters of transistors Q2. This is inserted by connecting the respective emitters of Q6, and the other configuration is the same as that in FIG. Even in such a configuration,
The gain of the 10 till i11 circuit is controlled in the same manner as in FIG.
(発明が解決しようとする問題点)
以上説明したように、第7図及び第8図に示した利得制
御回路にあっては、差動増幅対を構成するトランジスタ
Ql、Q2のエミッタ間に挿入された可変インピーダン
ス素子として、バイポーラトランジスタの飽和抵抗を用
いている。(Problems to be Solved by the Invention) As explained above, in the gain control circuit shown in FIGS. 7 and 8, a The saturation resistance of a bipolar transistor is used as the variable impedance element.
このバイポーラ1〜ランジスタQ3.Q4及びQ5.Q
6は、飽和領域で動作しているため、これらのトランジ
スタを集積化した場合には、PNP型の奇生トランジス
タがそれぞれのトランジスタQ3.Q4.Q5.Q6に
対して形成されることになる。例えば第8図に示したト
ランジスタQ5においては、コレクタをP型の基板(サ
ブストレート)とし、ベース及びエミッタをトランジス
タQ5のベース、エミッタとして、PNP型の寄生1〜
ランジスタが形成される。This bipolar 1 to transistor Q3. Q4 and Q5. Q
Since transistors Q3 . Q4. Q5. It will be formed against Q6. For example, in the transistor Q5 shown in FIG. 8, the collector is a P-type substrate, and the base and emitter are the base and emitter of the transistor Q5.
A transistor is formed.
このように、奇生トランジスタが可変インピーダンス素
子に形成されると、この寄生トランジスタを介して基板
に流れ込む電流が発生する。例えばトランジスタQ1の
エミッタからトランジスタQ5へ流れる電流は、その一
部が寄生トランジスタを介して基板に流れ込む。In this way, when a parasitic transistor is formed in a variable impedance element, a current flows into the substrate via this parasitic transistor. For example, a portion of the current flowing from the emitter of the transistor Q1 to the transistor Q5 flows into the substrate via the parasitic transistor.
また、バイポーラトランジスタQ3.Q4゜Q5.Q6
は、そのhfe (電流増幅率)が有限値であるため
ベース電流が流れる。さらに、それぞれのトランジスタ
Q3.Q4.Q5.Q6のコレクタには電流が供給され
ていないために、例えばトランジスタQ3のベースに利
得制御バイアスVcoが与えられると、コレクタ電位は
ベース電位よりも低くなり、ベース電流はコレクタを介
してhfe倍されエミッタに流れ込む。Moreover, bipolar transistor Q3. Q4゜Q5. Q6
Since its hfe (current amplification factor) is a finite value, a base current flows. Furthermore, each transistor Q3. Q4. Q5. Since no current is supplied to the collector of Q6, for example, when a gain control bias Vco is applied to the base of transistor Q3, the collector potential becomes lower than the base potential, and the base current is multiplied by hfe through the collector and flows to the emitter. flows into.
このように、可変インピーダンス素子となるバイポーラ
トランジスタQ3.Q4.Q5.Q6に寄生トランジス
タが形成されることにより、さらには、それぞれのバイ
ポーラトランジスタQ3゜Q4.Q5.Q6にベース電
流が流れることによって、負荷抵抗R1,R2を流れる
電流が変化して、出力バイアスが変動してしまうという
問題があった。In this way, the bipolar transistor Q3. Q4. Q5. By forming a parasitic transistor in Q6, the respective bipolar transistors Q3, Q4 . Q5. When the base current flows through Q6, the current flowing through the load resistors R1 and R2 changes, causing a problem in that the output bias fluctuates.
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、出力バイアスの安定化を図
り、次段との整合性を良好なものとした利得制御回路を
提供することにある。Therefore, the present invention has been made in view of the above, and its purpose is to provide a gain control circuit that stabilizes the output bias and has good consistency with the next stage. It is in.
[発明の構成]
(問題点を解決するための手段)
上記目的を達成するために、この発明は、入力信号に対
して差動増幅対を構成する第1のトランジスタ及び第2
のトランジスタの負荷となる負荷手段及び前記第1のト
ランジスタ及び第2の1〜ランジスタを流れる電流を設
定する電流設定手段を備えた差動増幅手段と、前記第1
のトランジスタと前記第2のトランジスタとの間に接続
され、利得制御バイアスによってそのインピーダンスが
可変するMIS型トランジスタとから構成される。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a first transistor and a second transistor that constitute a differential amplification pair for an input signal.
differential amplification means comprising a load means serving as a load of the transistor; and a current setting means for setting the current flowing through the first transistor and the second transistor;
and an MIS type transistor whose impedance is variable by a gain control bias, which is connected between the transistor and the second transistor.
(作用)
この発明の利得制御回路にあっては、差動増幅対を構成
する第1のトランジスタと第2のトランジスタとの間に
MIS型トランジスタを挿入して、このMIS型トラン
ジスタのゲートに与えられる利得制御バイアスを変える
ことによって、MIS型トランジスタのインピーダンス
を変化させて、利得を制御している。(Function) In the gain control circuit of the present invention, an MIS type transistor is inserted between the first transistor and the second transistor constituting the differential amplifier pair, and a signal is applied to the gate of the MIS type transistor. The gain is controlled by changing the impedance of the MIS transistor by changing the gain control bias applied to the MIS transistor.
(実施例) 以下、図面を用いてこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.
第1図乃至第6図はこの発明の第1の実施例乃至第6の
実施例にそれぞれ対応した利得制御回路の構成を示す回
路図である。それぞれの実施例の利IJ III御回路
は、第7図及び第8図で示した利得制御回路と同様に、
パイボーラドづンジスタで構成された差動増幅対を有し
、可変インピーダンス素子をMOSトランジスタとした
ものである。なお、第1図乃至第6図において、第7図
及び第8図と同符号のものは同一機能を有するものであ
り、その説明は省略する。1 to 6 are circuit diagrams showing the configurations of gain control circuits corresponding to first to sixth embodiments of the present invention, respectively. The gain IJ III control circuit of each embodiment is similar to the gain control circuit shown in FIGS. 7 and 8,
It has a differential amplification pair made up of pieborad transistors, and uses a MOS transistor as the variable impedance element. Note that in FIGS. 1 to 6, the same reference numerals as in FIGS. 7 and 8 have the same functions, and the explanation thereof will be omitted.
第1図に示した第1の実施例においては、Nチャンネル
のMOSトランジスタ(以下rNMO8Jと呼ぶ)N1
.N2を可変インピーダンス素子としている。NMO8
N 1は、そのゲートに利得制御バイアスVCOが与え
られ、ドレインがトランジスタQ1のエミッタに接続さ
れている。NMO3N2は、そのゲートに利得制御バイ
アスVcoが与えられ、ドレインがトランジスタQ2の
エミッタに接続され、ソースがNMO8N1のソースに
接続されている。このように、NMO8N 1 、 N
2を接続することにより、NMO8NI、N2の可変
インピーダンス素子が、トランジスタQ1゜Q2のエミ
ッタ間に挿入されている。In the first embodiment shown in FIG. 1, an N-channel MOS transistor (hereinafter referred to as rNMO8J) N1
.. N2 is a variable impedance element. NMO8
N1 has its gate provided with a gain control bias VCO, and its drain connected to the emitter of transistor Q1. NMO3N2 has its gate applied with gain control bias Vco, its drain connected to the emitter of transistor Q2, and its source connected to the source of NMO8N1. In this way, NMO8N 1 , N
2, a variable impedance element of NMO8NI and N2 is inserted between the emitters of transistors Q1 and Q2.
このような構成においては、NMO8N1゜N2のゲー
トに与えられる利得制御バイアスを変化させることによ
り、NMO8N1.N2の導通状態時のON抵抗を変化
させて、NMO8NI。In such a configuration, by changing the gain control bias applied to the gates of NMO8N1.N2, NMO8N1. NMO8NI by changing the ON resistance when N2 is in a conductive state.
N2を可変インピーダンス素子として動作させている。N2 is operated as a variable impedance element.
したがって、この利得制御回路の利得は、利得制+11
/<イ7スVcoLJ:すNMO8N 1 、 N 2
のON抵抗を変化させ、これにより負荷抵抗R1゜R2
を流れる電流を変えることで制御されている。Therefore, the gain of this gain control circuit is the gain control +11
/<I7S VcoLJ:suNMO8N 1, N 2
By changing the ON resistance of the load resistance R1゜R2
It is controlled by changing the current flowing through the
以上説明したように、NMO8NI、N2を可変インピ
ーダンス素子として使用しているので、回路を集積化し
た場合に、可変インピーダンス素子に寄生トランジスタ
が形成されることを防止することができる。また、MO
Sトランジスタにあっては、ゲートに電圧を与えること
でソース・ドレイン間を流れる電流が制御され、ゲート
からソースあるいはドレインに電流はほとんど流れない
。As described above, since NMO8NI and N2 are used as variable impedance elements, it is possible to prevent parasitic transistors from being formed in the variable impedance elements when the circuit is integrated. Also, M.O.
In an S transistor, the current flowing between the source and drain is controlled by applying a voltage to the gate, and almost no current flows from the gate to the source or drain.
したがって、NMO8N1.N2のゲートに利得制御バ
イアスVCOを与えても、NMO8N1゜N2のドレイ
ンから基板へ流れ込む電流及び、ゲートからエミッタ抵
抗R3,R4へ流れ込む電流はなくなり、利得制御バイ
アスycoによる出力バイアスの変動を防止することが
できる。Therefore, NMO8N1. Even if a gain control bias VCO is applied to the gate of N2, the current flowing from the drain of NMO8N1°N2 to the substrate and the current flowing from the gate to the emitter resistors R3 and R4 disappear, preventing fluctuations in the output bias due to the gain control bias yco. be able to.
第2図はこの発明の第2の実施例に係る利得制御回路の
構成を示す回路図である。この第2の実施例の特徴とす
るところは、可変インピーダンス素子としてP型のMO
Sトランジスタ(以下[PMO8Jと呼ぶ)Pl、R2
を用いたことにあり、このような構成においても、第1
の実施例と同様の効果を得ることができる。FIG. 2 is a circuit diagram showing the configuration of a gain control circuit according to a second embodiment of the invention. The feature of this second embodiment is that it uses a P-type MO as a variable impedance element.
S transistor (hereinafter referred to as [PMO8J) Pl, R2
Even in this configuration, the first
The same effects as in the embodiment can be obtained.
第3図及び第4図はこの発明の第3及び第4の実施例に
係る利得IJt11回路の構成を示す回路図である。こ
の第3及び第4の実施例の特徴とするところは、可変イ
ンピーダンス素子を1つのMOSトランジスタとしたこ
とにあり、第3の実施例にあっては、可変インピーダン
ス素子をNMO8N3とし、第4の実施例にあっては可
変インピーダンス素子をPMO8P3としたものである
。このような構成においても、第1の実施例と同様の効
果を得ることができる。FIGS. 3 and 4 are circuit diagrams showing the configurations of gain IJt11 circuits according to third and fourth embodiments of the present invention. The feature of the third and fourth embodiments is that the variable impedance element is one MOS transistor.In the third embodiment, the variable impedance element is NMO8N3, and the fourth In the embodiment, the variable impedance element is PMO8P3. Even in such a configuration, the same effects as in the first embodiment can be obtained.
第5図はこの発明の第5の実施例に係る利得制御回路の
構成を示す回路図である。この第5の実絶倒の特徴とす
るところは、第1の実施例に対して、差動増幅対を構成
するトランジスタQ1゜Q2の負荷をPNP型のバイポ
ーラトランジスタQ7.Q8とし、トランジスタQ1.
Q2のエミッタ電流を定電流源10によって設定するよ
うにしたことにある。このような構成においても、第1
の実施例と同様の効果を得ることができる。FIG. 5 is a circuit diagram showing the configuration of a gain control circuit according to a fifth embodiment of the present invention. The fifth embodiment is unique in that, in contrast to the first embodiment, the loads of the transistors Q1 and Q2 constituting the differential amplifier pair are replaced by PNP type bipolar transistors Q7. Q8, and the transistor Q1.
The reason is that the emitter current of Q2 is set by the constant current source 10. Even in such a configuration, the first
The same effects as in the embodiment can be obtained.
第6図はこの発明の第6の実施例に係る利得制御回路の
構成を示す回路図である。この第6の実施例の特徴とす
るところは、PNP型のバイポーラトランジスタQ9.
Q10により差動増幅対を構成して、この差動増幅対の
負荷をNPN型のバイポーラトランジスタQ11.Q1
2とし、トランジスタQ9.QIOのエミッタ電流を定
電流源1oによって供給して、可変インピーダンス素子
をPMO8P1.R2で構成したことにある。このよう
な構成においても、第1の実施例と同様の効果を得るこ
とができる。FIG. 6 is a circuit diagram showing the configuration of a gain control circuit according to a sixth embodiment of the present invention. This sixth embodiment is characterized by a PNP type bipolar transistor Q9.
Q10 forms a differential amplifier pair, and the load of this differential amplifier pair is NPN bipolar transistors Q11. Q1
2, and the transistor Q9. The emitter current of QIO is supplied by constant current source 1o, and the variable impedance element is connected to PMO8P1. This is because it is configured with R2. Even in such a configuration, the same effects as in the first embodiment can be obtained.
なお、差動増幅対を構成するトランジスタの負荷は、上
述した実施例で示した抵抗及びトランジスタ等の能動素
子の他に、例えばインダクタンスであってもかまわない
。また、差動増幅対を構成するトランジスタはバイポー
ラトランジスタの他に、MIS型トランジスタであって
もかまわないことは勿論である。Note that the load of the transistors constituting the differential amplifier pair may be, for example, an inductance in addition to the resistors and active elements such as transistors shown in the above-described embodiments. Furthermore, it goes without saying that the transistors constituting the differential amplifier pair may be MIS type transistors in addition to bipolar transistors.
したがって、この発明は上記実施例に限定されるもので
はなく、適宜の設計的変更を行うことにより、他の態様
でも実施し1qるものである。Therefore, the present invention is not limited to the above-mentioned embodiments, but can be implemented in other embodiments by making appropriate design changes.
[発明の効果]
以上説明したように、この発明によれば、差動増幅対を
構成する第1のトランジスタと第2のトランジスタとの
間に挿入される可変インピーダンス素子をMIS型i・
ランジスタとしたので、利得制御バイアスを可変インピ
ーダンス素子に供給することによる出力バイアスの変動
をなくすことができる。したがって、出力バイアスの安
定化を図り、次段との整合性を良好なものとした利11
制陳回路を提供することができる。[Effects of the Invention] As explained above, according to the present invention, the variable impedance element inserted between the first transistor and the second transistor constituting the differential amplifier pair is MIS type i.
Since a transistor is used, it is possible to eliminate fluctuations in the output bias caused by supplying the gain control bias to the variable impedance element. Therefore, it is possible to stabilize the output bias and improve the consistency with the next stage.
A control circuit can be provided.
第1図はこの発明の第1の実施例に係る利得制御回路の
構成を示す回路図、第2図はこの発明の第2の実施例に
係る利得υ1′60回路の構成を示す回路図、第3図は
この発明の第3の実施例に係る利得制御回路の構成を示
す回路図、第4図はこの発明の第4の実施例に係る利得
制御回路の構成を示す回路図、第5図はこの発明の第5
の実施例に係る利得制御回路の構成を示す回路図、第6
図はこの発明の第6の実施例に係る利得制御回路の構成
を示す回路図、第7図及び第8図は利得制御回路の一従
来構成を示す回路図である。
(図の主要な部分を表わす符号の説明)Ql、Q2.Q
l 1.Ql 2・・・NPN型のバイポーラトランジ
スタ
Q7.Q8.Q9.Q10・・・PNP型バイボー、ラ
トランジスタ
N1.N2.N3・・・NチャンネルMOSトランジス
タ
Pl、R2,R3・・・PチャンネルMOSトランジス
タ
R1,R2・・・負荷抵抗
R3,R4・・・エミッタ抵抗
10・・・電流源FIG. 1 is a circuit diagram showing the configuration of a gain control circuit according to a first embodiment of the invention, FIG. 2 is a circuit diagram showing the configuration of a gain υ1'60 circuit according to a second embodiment of the invention, FIG. 3 is a circuit diagram showing the configuration of a gain control circuit according to a third embodiment of the invention, FIG. 4 is a circuit diagram showing the configuration of a gain control circuit according to a fourth embodiment of the invention, and FIG. The figure shows the fifth part of this invention.
6th circuit diagram showing the configuration of the gain control circuit according to the embodiment of
The figure is a circuit diagram showing the configuration of a gain control circuit according to a sixth embodiment of the present invention, and FIGS. 7 and 8 are circuit diagrams showing one conventional configuration of the gain control circuit. (Explanation of symbols representing main parts of the figure) Ql, Q2. Q
l 1. Ql 2...NPN type bipolar transistor Q7. Q8. Q9. Q10...PNP type Bibo, La transistor N1. N2. N3...N channel MOS transistor Pl, R2, R3...P channel MOS transistor R1, R2...Load resistor R3, R4...Emitter resistor 10...Current source
Claims (1)
スタ及び第2のトランジスタの負荷となる負荷手段及び
前記第1のトランジスタ及び第2のトランジスタを流れ
る電流を設定する電流設定手段を備えた差動増幅手段と
、 前記第1のトランジスタと前記第2のトランジスタとの
間に接続され、利得制御バイアスによつてそのインピー
ダンスが可変するMIS型トランジスタと、 を有することを特徴とする利得制御回路。[Scope of Claims] A load means serving as a load for a first transistor and a second transistor constituting a differential amplification pair with respect to an input signal, and a current flowing through the first transistor and the second transistor are set. differential amplification means including current setting means; and an MIS type transistor connected between the first transistor and the second transistor, the impedance of which is variable by a gain control bias. Features a gain control circuit.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009150A JPS63178611A (en) | 1987-01-20 | 1987-01-20 | Gain control circuit |
KR1019870015383A KR900006434B1 (en) | 1987-01-20 | 1987-12-30 | Gain control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009150A JPS63178611A (en) | 1987-01-20 | 1987-01-20 | Gain control circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63178611A true JPS63178611A (en) | 1988-07-22 |
JPH0551206B2 JPH0551206B2 (en) | 1993-08-02 |
Family
ID=11712589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62009150A Granted JPS63178611A (en) | 1987-01-20 | 1987-01-20 | Gain control circuit |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS63178611A (en) |
KR (1) | KR900006434B1 (en) |
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- 1987-12-30 KR KR1019870015383A patent/KR900006434B1/en not_active IP Right Cessation
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US5227681A (en) * | 1990-06-15 | 1993-07-13 | Kabushiki Kaisha Toshiba | Integration circuit |
JPH04345203A (en) * | 1991-05-22 | 1992-12-01 | Mitsubishi Electric Corp | Variable gain amplifier |
Also Published As
Publication number | Publication date |
---|---|
JPH0551206B2 (en) | 1993-08-02 |
KR900006434B1 (en) | 1990-08-31 |
KR880009478A (en) | 1988-09-15 |
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