JPS63178332A - Data testing circuit - Google Patents

Abstract

PURPOSE:To reduce the quantity of wires in a circuit and to obtain a simple constitution by selecting and outputting a test result flag corresponding to a test mode out of test result flags outputted from plural testing circuits. CONSTITUTION:The titled device is provided with a decoder 34 for decoding a mode bit held in a mode register 33 and forming a selecting signal and a selector 30 for selecting and outputting a test result flag specified by the selecting signal out of respective test result flags outputted from plural testing circuits 22, 23, 25, 26, 31, 32. A mode bit for a test instruction is held in a mode register 33 and decoded by the decoder 34 to form the selecting signal. Since the selector 30 selects and outputs the test result flag corresponding to the selecting signal out of the test result flags respectively outputted from plural testing circuits 22, 23, 25, 26, 31, 32, the quantity of wires from the testing circuits to a condition branching selector or the like can be reduced.

Description

【発明の詳細な説明】 （概要） 本発明はデータテスト回路であって、複数のテスト回路
の出力するテスト結果フラグのうちテストモードに応じ
たテスト結果フラグを選択して出力することにより、回
路の配Ｂπを減少させ、かつ簡易構成とする。Detailed Description of the Invention (Summary) The present invention is a data test circuit that selects and outputs a test result flag according to a test mode from among test result flags output from a plurality of test circuits. The distribution Bπ is reduced and the configuration is simplified.

（産業上の利用分野） 本発明はデータテスト回路に関し、データを複数のテス
ト回路でテストして各テスト回路でデータの内容を表わ
すテスト結果フラグを生成するデータテスト回路に関す
る。(Industrial Application Field) The present invention relates to a data test circuit, and more particularly, to a data test circuit that tests data with a plurality of test circuits and generates a test result flag representing the content of the data in each test circuit.

浮動小数点演算を行なう装置にはテスト回路が設けられ
、このテスト回路において浮動小数点データの指数デー
タの値、仮数データの値、演算結果データの値、丸めモ
ード夫々をテストし、そのテスト結果に応じて条件分岐
マイクロ命令の条件分岐制御を行なっている。A device that performs floating-point operations is equipped with a test circuit, which tests the exponent data value, mantissa data value, operation result data value, and rounding mode of floating-point data, and performs a test according to the test results. It performs conditional branch control for conditional branch microinstructions.

〔従来の技術〕[Conventional technology]

従来のテスト回路は、指数データの全７１マチスト回路
、指数データ、仮数データ、演算結果データ夫々の零テ
スト回路、丸めモードテスト回路夫々を有し、上記の各
テスト回路の出力するテスト結果フラグを全て条件分岐
セレクタに供給していた。The conventional test circuit has a total of 71 machisto circuits for exponent data, a zero test circuit for each of exponent data, mantissa data, and operation result data, and a rounding mode test circuit. All were supplied to the conditional branch selector.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

条件分岐セレクタでの条件分岐制御は、マイクロ命令の
テストモードに応じて所定のテスト回路のテスト結果フ
ラグだけで行なうことができる。Conditional branch control by the conditional branch selector can be performed using only the test result flag of a predetermined test circuit depending on the test mode of the microinstruction.

しかし、従来回路においては、全テスト回路の出力する
テスト結果フラグを条件分岐セレクタまで供給している
ために、回路の配線量が大であり、かつ複雑であるとい
う問題点があった。However, in the conventional circuit, since the test result flags output from all test circuits are supplied to the conditional branch selector, there is a problem that the amount of wiring in the circuit is large and complicated.

本発明は上記の点に鑑みてなされたものであり、回路の
配線量が減少し、かつ簡易なデータテスト回路を提供す
ることを目的とする。The present invention has been made in view of the above points, and it is an object of the present invention to provide a simple data test circuit in which the amount of circuit wiring is reduced.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデータテスト回路は、テスト命令に含まれるテ
ストモードを表わすモードビットを保持するモードレジ
スタ（３３）と、 モードレジスタ（３３）に保持されたｔ−ドビットをデ
コードして選択信号を生成するデコーダ（３４）と、 複数のテスト回路（２２，２３，２５，２６゜３１．３
２）夫々のテスト結果フラグから選択信号で指定された
テスト結果フラグを選択して出力するセレクタ（３０）
とを有する。The data test circuit of the present invention includes a mode register (33) that holds a mode bit representing a test mode included in a test instruction, and a selection signal that is generated by decoding the t-do bit held in the mode register (33). Decoder (34) and multiple test circuits (22, 23, 25, 26°31.3
2) A selector (30) that selects and outputs the test result flag specified by the selection signal from the respective test result flags.
and has.

（作用〕 本発明においては、テスト命令のモードビットがモード
レジスタ（３３）で保持され、このモードビットをデコ
ーダ（３４）でデコードして選択信号が生成される。セ
レクタ（３０）は複数のテスト回路（２２，２３，２５
，２６，３１，３２）夫々の出力するテスト結果フラグ
より選択信号に応じたテスト結果フラグを選択して出力
するため、このテスト回路より条件分岐セレクタ等への
配線が減少する。(Operation) In the present invention, a mode bit of a test instruction is held in a mode register (33), and a selection signal is generated by decoding this mode bit in a decoder (34). Circuit (22, 23, 25
, 26, 31, 32) Since the test result flag corresponding to the selection signal is selected and output from the output test result flags, the wiring from this test circuit to the conditional branch selector etc. is reduced.

〔実施例〕〔Example〕

図は本発明のデータテスト回路の一実施例のブロック系
統図を示す。図中、端子１０には浮動小数点データ例え
ば１５ビツトの指数データ及び６４ビツトの仮数データ
がパラレルに入来する。The figure shows a block diagram of an embodiment of the data test circuit of the present invention. In the figure, floating point data such as 15-bit exponent data and 64-bit mantissa data are input to a terminal 10 in parallel.

端子１１には丸めコントロールデータが入来し、端子１
２には制御用信号が入来する。また端子１３にはアキュ
ムレータより演算結果データが入来し、端子１４にはク
ロック信号が入来し、端子１５にはマイクロ命令が入来
する。Rounding control data comes into terminal 11, and terminal 1
2 receives a control signal. Further, operation result data is inputted to the terminal 13 from the accumulator, a clock signal is inputted to the terminal 14, and a microinstruction is inputted to the terminal 15.

ライトコントローラ２０はデータ書ぎ込み制御信号又は
テスト制御信号が端子１２より供給されると、端子１４
よりのクロック信号に同期して、端子１０より入来する
指数データ及び仮数データよりなる浮動小数データをテ
スト用一時レジスタ２１に供給して書き込み保持する。When the write controller 20 receives a data write control signal or a test control signal from the terminal 12, the write controller 20
Floating point data consisting of exponent data and mantissa data coming from the terminal 10 is supplied to the test temporary register 21 and written and held in synchronization with a clock signal from the terminal 10.

テスト用一時レジスタ２１に保持された浮動小数点デー
タのうち指数データは全７１１テスト回路２２及び零テ
スト回路２３夫々に供給される。Among the floating point data held in the test temporary register 21, exponent data is supplied to the total 711 test circuit 22 and the zero test circuit 23, respectively.

全７１１テスト回路２２は指数データが全ビットｖ１ｖ
であるかどうかをテストし、そのテスト結果フラグをタ
グ生成回路２４及びセレクタ３０に供給する。また零テ
スト回路２３は指数データの値が零であるかどうかをテ
ストし、そのテスト結果フラグをタグ生成回路２４及び
セレクタ３０に供給する。All 711 test circuits 22 have exponent data of all bits v1v
, and supplies the test result flag to the tag generation circuit 24 and the selector 30. Further, the zero test circuit 23 tests whether the value of the exponent data is zero or not, and supplies the test result flag to the tag generation circuit 24 and the selector 30.

また、テスト用一時レジスタ２１に白き込まれた浮動小
数点データのうち仮数データはＭＳＢが零テスト回路２
５に供給され、ＭＳＢ以外の仮数データは零テスト回路
２６に供給される。零テスト回路２６はＭＳＢ以外の仮
数データの値が零であるかどうかをテストし、そのテス
ト結果フラグを零テスト回路２５及びセレクタ３０に供
給する。Furthermore, among the floating point data written into the test temporary register 21, the MSB of the mantissa data is zero in the test circuit 2.
5, and mantissa data other than the MSB is supplied to a zero test circuit 26. The zero test circuit 26 tests whether the value of the mantissa data other than the MSB is zero, and supplies the test result flag to the zero test circuit 25 and the selector 30.

零テスト回路２５は仮数データのＭＳＢ及び零テスト回
路２６のテスト結果フラグから仮数データの値が零であ
るかどうかを°テストし、そのテスト結果フラグをタグ
生成回路２４及びセレクタ３０に供給する。The zero test circuit 25 tests whether the value of the mantissa data is zero based on the MSB of the mantissa data and the test result flag of the zero test circuit 26, and supplies the test result flag to the tag generation circuit 24 and the selector 30.

タグ生成回路２４は上記全ｖ１ｖテスト回路２２及び零
テスト回路２３．２５．２６夫々のテスト結果フラグよ
り、浮動小数点データが非数。The tag generation circuit 24 determines that the floating point data is a non-number based on the test result flags of the all v1v test circuit 22 and the zero test circuits 23, 25, and 26.

無限大、零、非正規化数等であることを指示するコード
としてのタグを生成し、このタグはリードコントローラ
２７において、タグ読み出し制御信号の供給時にクロッ
ク信号に同１１して端子２８より出力され、タグ付デー
タレジスタ（図示せず）のタグ格納部に格納される。A tag is generated as a code indicating infinity, zero, a non-normalized number, etc., and this tag is output from the terminal 28 in the same manner as the clock signal when the tag read control signal is supplied in the read controller 27. and stored in a tag storage section of a tagged data register (not shown).

また、零テスト回路３１は端子１３よりの演算結果デー
タの値が零であるかどうかをテストし、そのテスト結果
フラグをセレクタ３０に供給する。Further, the zero test circuit 31 tests whether the value of the operation result data from the terminal 13 is zero, and supplies the test result flag to the selector 30.

丸めモードテスト回路３２は端子１１よりの例えば２ピ
ツトの丸めコントロール信号をデコードして４ビツトの
丸めモードフラグのうちいずれかを立ててこれをテスト
結果フラグとしてセレクタ３０に供給する。The rounding mode test circuit 32 decodes, for example, a 2-bit rounding control signal from the terminal 11, sets one of the 4-bit rounding mode flags, and supplies this to the selector 30 as a test result flag.

モードレジスタ３３は端子１２よりテストモード書き込
み制御信号又はアキュムレート演算実行制御信号が入来
したとき端子１４よりのりＯツク信号に周期して、端子
１５より入来するテスト命令であるマイク、口命令のモ
ードビット即ち第８゜第９．第１１ビツトを保持し、保
持したモードビットをデコーダ３４に供給する。このモ
ードビットはテスト命令がどのようなテストを実行する
がつまりテストモードを表わしており、条件分岐セレク
タの必要とするテスト結果フラグはこのテストモードに
対応して選択される。When the mode register 33 receives a test mode write control signal or an accumulation operation execution control signal from the terminal 12, a test command, which is a microphone command or a mouth command, is received from the terminal 15 in a periodic manner such that the test mode write control signal or the accumulation operation execution control signal is received from the terminal 14. mode bits, i.e. 8th and 9th. The 11th bit is held and the held mode bit is supplied to the decoder 34. This mode bit indicates what kind of test the test instruction executes, that is, the test mode, and the test result flag required by the conditional branch selector is selected in accordance with this test mode.

デコーダ３４は上記３ビツトのモードビットをデコード
して選択信号を生成し、この選択信号をセレクタ３０に
供給する。セレクタ３０は選択信号に応じて、全７１ｖ
テスト回路２２、零テスト回路２３．２５．２６，３１
、モードテスト回路３２夫々より供給されるテスト結果
フラグのうちの単一のテスト結果を選択する。ここで選
択されたテスト結果フラグは端子３５より出力されて分
岐条件セレクタ（図示せず）等に供給される。Decoder 34 decodes the three mode bits to generate a selection signal, and supplies this selection signal to selector 30. The selector 30 selects a total of 71v according to the selection signal.
Test circuit 22, zero test circuit 23.25.26,31
, selects a single test result from among the test result flags supplied from each of the mode test circuits 32. The test result flag selected here is output from the terminal 35 and supplied to a branch condition selector (not shown) or the like.

このように、図に示すテスト回路から条件分岐セレクタ
へはテストモードに応じた単一のテスト結果フラグが供
給され、条件分岐セレクタへの回路の配線が従来より減
少し、かつ簡易となる。In this way, a single test result flag corresponding to the test mode is supplied from the test circuit shown in the figure to the conditional branch selector, and the wiring of the circuit to the conditional branch selector is reduced and simplified compared to the conventional method.

〔発明の効果〕〔Effect of the invention〕

上述の如く、本発明のデータテスト回路によれば、テス
ト回路から条件分岐セレクタ等への配線層が減少し、か
つ簡易となり、実用上極めて有用である。As described above, according to the data test circuit of the present invention, the wiring layers from the test circuit to the conditional branch selector etc. are reduced and simplified, making it extremely useful in practice.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明のデータテスト回路の一実施例のブロック系
統図である。 図中において、 ２１はテスト用一時レジスタ、 ２２、禦各は全ｖ１ｖテスト回路、 ２３．２５．２６．３１は零テスト回路、２４はタグ生
成回路、 ３０はセレクタ、 ３２は丸めモードテスト回路、 ３３はモードレジスタ、 ３４はデコーダである。The figure is a block system diagram of an embodiment of the data test circuit of the present invention. In the figure, 21 is a temporary test register, 22 is a full v1v test circuit, 23, 25, 26, and 31 are zero test circuits, 24 is a tag generation circuit, 30 is a selector, 32 is a rounding mode test circuit, 33 is a mode register, and 34 is a decoder.

Claims (1)

【特許請求の範囲】 テスト命令と共に入来するデータを複数のテスト回路（
２２、２３、２５、２６、３１、３２）に供給して互い
に異なったテストを行ない、該複数のテスト回路（２２
、２３、２５、２６、３１、３２）夫々で該データの内
容を表わすテスト結果フラグを生成して出力するデータ
テスト回路において、 該テスト命令に含まれるテストモードを表わすモードビ
ットを保持するモードレジスタ（３３）と、 該モードレジスタ（３３）に保持されたモードビットを
デコードして選択信号を生成するデコーダ（３４）と、 該複数のテスト回路（２２、２３、２５、２６、３１、
３２）夫々のテスト結果フラグから該選択信号で指定さ
れたテスト結果フラグを選択して出力するセレクタ（３
０）とを有することを特徴とするデータテスト回路。[Claims] Data that comes in with the test instructions is sent to a plurality of test circuits (
22, 23, 25, 26, 31, 32) to perform different tests from each other.
, 23, 25, 26, 31, 32) in a data test circuit that generates and outputs a test result flag representing the content of the data, a mode register that holds a mode bit representing the test mode included in the test instruction; (33), a decoder (34) that decodes the mode bit held in the mode register (33) and generates a selection signal, and the plurality of test circuits (22, 23, 25, 26, 31,
32) Selector (3) that selects and outputs the test result flag specified by the selection signal from each test result flag.
0). A data test circuit comprising: