JPS63175418A - Doped polycrystalline silicon layer for semiconductor device - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、半導体装置及び構造体におけるドープされた
多結晶質シリコン層の形成に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the formation of doped polycrystalline silicon layers in semiconductor devices and structures.

発明の背景 ＭＯＳ（金属−酸化均一半導体装置は、従来から半導体
の基体、該基体上の酸化物の絶縁層及び該絶縁層上に配
置されたゲート電極を含んでいる。ＳＯ８装置において
は、基体はサファイアであり、その上にシリコンの層を
伴なっている。上記装置において、多結晶質シリコンは
ゲート電極として使用されており、そして導電性にする
ためにドープされる必要がある。ドーピングは、従来か
ら酸化雰囲気中でのリンの拡散により、典型的には９０
０乃至１０００℃で塩化ホスホリルを使用して行なわれ
ている。BACKGROUND OF THE INVENTION MOS (metal-oxide homogeneous semiconductor devices) traditionally include a semiconductor substrate, an oxide insulating layer on the substrate, and a gate electrode disposed on the insulating layer. is sapphire with a layer of silicon on top of it. In the above device, polycrystalline silicon is used as the gate electrode and needs to be doped to make it conductive. The doping is , typically due to the diffusion of phosphorus in an oxidizing atmosphere.
It has been carried out using phosphoryl chloride at 0 to 1000°C.

近年になって、最初にシリコンを無定形状態で堆積させ
、そしてこれを加熱焼なましして多結晶質状態に変化さ
せることにより一層滑らかな表面を有する改良された多
結晶質シリコン層が製造され得ることが示された。ｈ型
内には、無定形シリコン層は低圧化学蒸Ｍ　（ＬＰＧＶ
Ｄ　）によりシランがら約５５０乃至５８０℃の温度で
形成される。この層は、直接加熱焼なましされるが、あ
るいは例えば酸化、拡散ドーピング等のその後の製造工
程において加熱することによって多結晶質状態に変化せ
しめられる。これ迄は、ドープ剤、即ちホスフィンのＬ
ＰＧＶＤガス混合物への添加によるこの様な層のその場
でのドーピングが商業的に魅力的であることが示されて
いなかったため、シリコン層は従来拡散によってドープ
されていた。In recent years, improved polycrystalline silicon layers with smoother surfaces have been produced by first depositing silicon in an amorphous state and annealing it to transform it into a polycrystalline state. It was shown that it can be done. Within the h-type, an amorphous silicon layer is formed by low pressure chemical vaporization (LPGV).
D) from silane at a temperature of about 550-580°C. This layer can be directly heat annealed or transformed into a polycrystalline state by heating in subsequent manufacturing steps, such as oxidation, diffusion doping, etc. Until now, the dopant, namely phosphine
Silicon layers have traditionally been doped by diffusion, as in-situ doping of such layers by addition to the PGVD gas mixture has not been shown to be commercially attractive.

シリコン層のその場でのドーピングは、装置の作製に要
する製造工程の数を減らすという見地からは魅力的であ
るが、しかし２つの不都合に災いされていた。第１に、
ドープされていないシリコンと比較してその場でのドー
ピングは半径方向の厚みの均一性に劣る層を生成せしめ
る。第２に、これ迄に使用されてきた堆積技法において
は層のドープ剤濃度が均一とはならない。ドープ剤イオ
ンが過剰にある区域では、過剰のイオンが層内の粒子間
の空隙にある。粒子間の空隙、即ち粒界内のイオンは容
易に移動し、そして加熱焼なましの間に隣接する二酸化
ケイ素の層中に拡散し、装置が損傷を受ける結果となる
。加えて、粒界内のドープ剤イオンは電気的に活性では
ない。これは、ドープされたシリコン層が例えばＭＯ５
集積回路製造品中のゲート電極として機能する場合には
最大の電気的活性が望まれるので、更に欠点となる。While in-situ doping of silicon layers is attractive from the standpoint of reducing the number of manufacturing steps required to fabricate the device, it suffers from two disadvantages. Firstly,
In-situ doping produces a layer with less uniform radial thickness compared to undoped silicon. Second, the deposition techniques used to date do not result in uniform dopant concentrations in the layers. In areas where there is an excess of dopant ions, the excess ions are in the void spaces between the particles in the layer. Ions in the interparticle voids, ie, grain boundaries, are easily mobile and diffuse into the adjacent silicon dioxide layer during thermal annealing, resulting in damage to the device. Additionally, dopant ions within grain boundaries are not electrically active. This means that the doped silicon layer is e.g. MO5
This is a further disadvantage since maximum electrical activity is desired when serving as gate electrodes in integrated circuit products.

このドープ剤濃度の不均一性は、従来の拡散ドーピング
においてもあてはまる。This non-uniformity of dopant concentration also applies to conventional diffusion doping.

本発明に従って、前述の不都合に災いされず、そして予
期せぬことに従来法で製造される類似の層と比較して著
しくより一層電気的に活性でしかも高められた放射線硬
度を存するドープされたシリコン層を生成せしめる、そ
の場でドープされたシリコン膜体の製造法が提供される
。In accordance with the present invention, a doped layer which does not suffer from the aforementioned disadvantages and which unexpectedly is significantly more electrically active and yet possesses increased radiation hardness compared to similar layers produced conventionally. A method of manufacturing an in-situ doped silicon film body is provided that produces a silicon layer.

発明の概要 その場でドープされたシリコン層が、低圧化学蒸着によ
り等温反応容器内で、典型的に使用されるよりもかなり
高い濃度の例えばホスフィン等のドープ剤を含むガス混
合物から製造される。SUMMARY OF THE INVENTION An in-situ doped silicon layer is produced in an isothermal reaction vessel by low pressure chemical vapor deposition from a gas mixture containing a dopant, such as phosphine, at a much higher concentration than typically used.

発明の詳細 な説明は、多結晶質シリコンの１つ又はそれ以上の層を
含む半導体又は他の電子装置に係わる。The detailed description of the invention relates to semiconductor or other electronic devices that include one or more layers of polycrystalline silicon.

上記装置又は構造体は、一般に電子回路を含むか、ある
いは電子回路の一部である。上記装置の例には、ＭＯＳ
ゲート、相互接続体、負荷抵抗体、二重ポリコンデンサ
ー及び高密度集積回路技術において見い出される数多く
の装置が含まれる。本明細書中で使用される場合に、「
装置」という用語には半導体の構造体あるいは組立品が
包含される。The device or structure generally includes or is part of an electronic circuit. Examples of the above devices include MOS
Included are gates, interconnects, load resistors, double polycapacitors and numerous devices found in high density integrated circuit technology. As used herein, "
The term "device" includes semiconductor structures or assemblies.

一般的に、本発明は例えば第１図に示されているものの
様な１つ又はそれ以上の多結晶質シリコンの層を必要と
するいかなる電子装置にも適用可能である。In general, the invention is applicable to any electronic device that requires one or more layers of polycrystalline silicon, such as the one shown in FIG.

第１図は、例えば大規模に集積された論理及び記憶回路
に利用され得る典型的なＭＯＳ電界効実装置を明示して
いる。第１図に示された装置はシリコン等の半導体材料
の基体１０、あるいはサファイア又は二酸化ケイ素等の
絶縁物上にある上記材料の層を含む。ゲート酸化物の薄
い層１２が、半導体の基体１０上にある。ゲート酸化物
の層１２の下には、電界酸化物の層１６の開口部を通し
てのイオン注入によって画成されたソース及びドレイン
領域１４がある。ゲート酸化物１２及び電界酸化物１６
は、二酸化ケイ素である。ゲート酸（？４＋の層１２の
上には、多結晶質シリコンゲート１８がある。典型的に
は、ゲート１８は多層装置内の第１のレベルの多結晶質
シリコンの部分である。FIG. 1 illustrates a typical MOS field effect device that may be utilized, for example, in large scale integrated logic and memory circuits. The device shown in FIG. 1 includes a substrate 10 of a semiconductor material, such as silicon, or a layer of said material on an insulator, such as sapphire or silicon dioxide. A thin layer 12 of gate oxide is overlying the semiconductor substrate 10 . Beneath the gate oxide layer 12 are source and drain regions 14 defined by ion implantation through openings in the field oxide layer 16. Gate oxide 12 and field oxide 16
is silicon dioxide. Above the gate acid layer 12 is a polycrystalline silicon gate 18. Typically, the gate 18 is part of the first level of polycrystalline silicon in a multilayer device.

従来、シリコンの層は絶縁層１２の上に位置する様に基
体１０の全表面上に堆積され、拡散によってドープされ
、その後ゲート１８の様な孤立した構造物を形成するた
めにリソグラフィによりパターン化された。前述した様
に、多結晶シリコン層の拡散ドーピングはドープ剤の不
均一な分布を生ずる可能性があり、これはドープ剤、特
にリンの加熱焼なましの間のゲート絶縁層１２中への移
動を生起せしめる可能性がある。これは、装置の不調を
生起させる可能性がある。ドープ剤の均一性の度合が下
がり、そしてシリコンゲートの粒界におけるドープ剤イ
オンの濃度が増大するにつれて、装置が不調となる可能
性が高まることが認められる。他方、シリコンゲート１
８の導電率はドープ剤の均一性と共に、そして相応する
粒界におけるドープ剤濃度の減少と共に高まる。Conventionally, a layer of silicon is deposited over the entire surface of substrate 10 overlying insulating layer 12, doped by diffusion, and then lithographically patterned to form isolated structures such as gate 18. It was done. As previously mentioned, diffusion doping of polycrystalline silicon layers can result in non-uniform distribution of dopants, which may result in migration of dopants, particularly phosphorus, into gate insulating layer 12 during thermal annealing. may cause This may cause equipment malfunction. It is observed that as the degree of dopant uniformity decreases and the concentration of dopant ions at the grain boundaries of the silicon gate increases, the likelihood of device failure increases. On the other hand, silicon gate 1
The conductivity of 8 increases with dopant uniformity and with a corresponding decrease in dopant concentration at the grain boundaries.

この他、従来の塩化ホスホリルによる拡散ドーピングは
シリコン層中にかなりの量の塩素イオンを導入する。塩
素イオンは、これらを含む装置の信頼性に悪影響を及ぼ
す可能性があると認知された汚染物質である。Additionally, conventional diffusion doping with phosphoryl chloride introduces significant amounts of chloride ions into the silicon layer. Chloride ions are recognized contaminants that can adversely affect the reliability of equipment containing them.

導電性シリコンゲート及び類似の構造体が、本発明に従
って化学蒸着（ＣＶＤ　）　、適切には等温反応容器に
おける低圧化学蒸Ｍ　（ＬＰＧＶＤ　）によって形成さ
れる。上記装置は公知であり、そしてカリフォルニア州
すンノゼ市（ＳａｎＪｏｓｅ、Ｃａｌ　Ｉｆ’ｏｒｎｉ
ａ）のアニコン社（Ａｎｌｃｏｎ　Ｃａｒｐ、）から市
場入手可能である。第２図は、内側容器２０及び外側容
器２２を有する等温反応器堆積系を部分的に明示してい
る。外側ケース２４は、外側容器２２を収容した内部空
間２６を有している。外側容器２２は、空間２６の内部
で容器２２の重量を支えるブラケット板２８によって保
持されており、そして外側ケース２４に取り付けられて
いる。外側容器２２は、内部にウェハーキャリヤー支持
体３２が第２図に示した様に配置された内部室３０を包
囲している。ガス供給管３４は、支持体３２の開口部を
通して上方に突出しており、そして矢印３８で示された
処理ガス、即ち反応物質のガス又はパージガスを放出す
る噴射口３６で終わっている。ウェハー４２を表面上に
保持した一対の典型的なウェハーキャリヤー４０が、支
持体３２上に示されている。ステンレス鋼のドーム４４
が、噴射口３６、ウェハーキャリヤー４０及びウェハー
４２を完全に覆う様に配置されている。一対のブラケッ
ト４６が、ドーム４４の各側面に取り付けられており、
そして外側容器２２の内側壁面に向けて外方に突出して
いる。通路５２が、図示されていないポンプ系により真
空排気するため処理ガス３８を中央カラム５４の内部に
導くために支持体３２内に設けられている。堆積のため
にウェハーを支持体３２上に載せるか、あるいは処理さ
れたウェハーを取り除くことが所望されるときは、ケー
ス２４及び保持された容器２２が、第２図中の矢印Ａに
より示された方向に上に持ちあげられる。ブラケット４
６は、壁の下縁に配置された突起５０を係止する様に、
外側容器２２の内側壁面のすぐ近くまで突出している。Conductive silicon gates and similar structures are formed in accordance with the present invention by chemical vapor deposition (CVD), suitably low pressure chemical vapor deposition (LPGVD) in an isothermal reaction vessel. The above apparatus is known and manufactured in San Jose, Cal If'orni.
a) is commercially available from Anlcon Carp. FIG. 2 partially illustrates an isothermal reactor deposition system having an inner vessel 20 and an outer vessel 22. FIG. The outer case 24 has an interior space 26 that accommodates the outer container 22. The outer container 22 is held within the space 26 by a bracket plate 28 that supports the weight of the container 22 and is attached to the outer case 24. The outer container 22 encloses an interior chamber 30 within which a wafer carrier support 32 is disposed as shown in FIG. A gas supply pipe 34 projects upwardly through an opening in the support 32 and terminates in an injection port 36 for discharging a process gas, ie, a reactant gas or a purge gas, as indicated by arrow 38. A pair of typical wafer carriers 40 are shown on support 32 with wafers 42 held thereon. stainless steel dome 44
are arranged so as to completely cover the injection port 36, the wafer carrier 40, and the wafer 42. A pair of brackets 46 are attached to each side of the dome 44;
It protrudes outward toward the inner wall surface of the outer container 22. A passage 52 is provided in the support 32 for conducting process gas 38 into the interior of the central column 54 for evacuation by a pump system, not shown. When it is desired to place a wafer on the support 32 for deposition or to remove a processed wafer, the case 24 and retained container 22 are moved as indicated by arrow A in FIG. be lifted upward in the direction. Bracket 4
6 locks the protrusion 50 arranged on the lower edge of the wall.
It protrudes to the immediate vicinity of the inner wall surface of the outer container 22.

従って、ケース２４及び容器２２が持ちあげられると、
ブラケット４６が突起５０を係止し、そしてドーム４４
が支持体３２から持ちあげられケース２４及び容器２２
と共に持ちあげられる。Therefore, when the case 24 and container 22 are lifted,
Bracket 46 locks projection 50 and dome 44
is lifted from the support 32 and the case 24 and container 22
It can be lifted up with.

１９８６年８月１８日付で提出されたチノ（Ｔｌｎｏ）
の米国特許出願箱８９７，４２１号明細書に開示されて
いる様に、通常処理ガスと接触する等温反応器の露出し
た表面は、少なくとも５０ｎｍ。Tlno filed August 18, 1986
Typically, the exposed surface of the isothermal reactor in contact with the process gas is at least 50 nm, as disclosed in U.S. Pat.

適切には約１００乃至１５０ｎｍの厚みのリンでドープ
された多結晶シリコンの層で被覆されることが適切であ
る。シリコン被膜中のリンの濃度は、飽和濃度にできる
限り近ずけられ、好ましくは約７Ｘ１０２０原子／　ｃ
ｍ　”以上とされる。被膜の存在により、堆積室内の可
動イオン汚染物質が効果的に除去され、これによって本
発明方法に従って堆積されるシリコン層の汚染の可能性
がかなり減らされる。It is suitably coated with a layer of phosphorus-doped polycrystalline silicon, suitably about 100 to 150 nm thick. The concentration of phosphorus in the silicon coating is kept as close as possible to the saturation concentration, preferably about 7X1020 atoms/c
The presence of the coating effectively removes mobile ionic contaminants within the deposition chamber, thereby significantly reducing the possibility of contamination of the silicon layer deposited according to the method of the invention.

本発明に従って、その場でリンでドープされたシリコン
が無定形状態でＬＰＧＶＤにより、等温反応器内でシラ
ンとホスフィンとの堆積ガス混合物から堆積される。従
来は、前記ガス混合物は水素又は窒素で希釈された１％
ホスフィンを利用して、典型的にはシラン１部あたり８
Ｘ１０−’部のホスフィンを含んでいた。この値は、こ
れより高い濃度が堆積速度を下げ、堆積物の均一性に悪
影響を及ぼし、そして粒界において過剰のリンを生成せ
しめそこでその後の加熱工程、例えば膜体の焼なましが
これを隣接する二酸化ケイ素層に送り込むため、リン濃
度のほぼ実際的な限界と考えられていた。本発明方法は
、シラン１部あたりホスフィン約１６Ｘ１０″乃至１７
Ｘ１０→部、好ましくは約１６．６Ｘ１０→部のホスフ
ィン／シランガス混合物を意図している。等温反応器を
利用しているので、ホスフィン濃度が高くても前記現象
は何も起こらないことが見い出された。更に、堆積膜中
の高濃度のリンが均一であり且つ電気的に活性であるこ
とが見い出された。従って、本発明方法は従来のその場
でのドーピング法により生成せしめられる類似の膜体と
比較してかなり電気的活性の高いドープされたシリコン
層を生成せしめる。According to the present invention, in situ phosphorus-doped silicon is deposited in an amorphous state by LPGVD in an isothermal reactor from a deposition gas mixture of silane and phosphine. Conventionally, the gas mixture is 1% diluted with hydrogen or nitrogen.
Utilizing phosphine, typically 8 parts per silane
It contained X10-' portion of phosphine. This value indicates that concentrations higher than this reduce the deposition rate, adversely affect the uniformity of the deposit, and generate excess phosphorus at the grain boundaries where subsequent heating steps, e.g. This was thought to be about the practical limit for phosphorus concentration as it feeds into the adjacent silicon dioxide layer. The process of the present invention provides approximately 16 x 10" to 17" phosphines per part of silane.
X10→ parts, preferably about 16.6×10→ parts of the phosphine/silane gas mixture are contemplated. It has been found that since an isothermal reactor is used, the above phenomenon does not occur even at high phosphine concentrations. Furthermore, it has been found that the high concentration of phosphorus in the deposited film is uniform and electrically active. Thus, the method of the present invention produces doped silicon layers that are significantly more electrically active than similar films produced by conventional in-situ doping methods.

本発明方法が何故予想される悪影響を伴なわずに、ガス
混合物中での従来より高い量のドープ剤を許容し、そし
て何故前られるシリコン層の電気的活性の予期し得ない
増加を生ずるのか正確には分っていないが、このことが
等温反応器が高められた粒子径と共に例外的に均一な膜
体を生成せしめるという事実と関係があるものと確信さ
れる。Why does the method of the invention allow higher amounts of dopants in the gas mixture than before without expected adverse effects and why does it result in an unexpected increase in the electrical activity of the silicon layer being prepared? Although not precisely known, it is believed that this has something to do with the fact that isothermal reactors produce exceptionally uniform films with increased particle size.

高められた粒子径は、粒子内での一層高いリン濃度を許
容する。更に、膜中でドープ剤が蓄積し得る利用可能な
粒界空隙が少なくなる。本発明方法によって生成せしめ
られるドープされた多結晶質シリコン層は、例えば第１
図に示された様な構造体におけるゲートの形成に理想的
に適合している点で有利である。その理由は本発明方法
により下のゲート酸化物層へのリン拡散をあるとしても
わずかに示す、より薄い、実質的により電気的に活性な
シリコン層を可能とするからである。本発明方法によっ
て形成されるドープされた多結晶質シリコン層の導電率
がかなり高いことは、前記層を組み入れた装置がこれに
呼応して操作速度を向上せしめる能力を有する点で有利
である。更に、本発明方法によって形成されるドープさ
れた多結晶質シリコン構造体は、予期せぬことに従来の
技法によって形成される類似の構造体と比較して顕著に
高められた放射線硬度を有する点で有利である。The increased particle size allows for higher phosphorus concentrations within the particles. Additionally, there is less available grain boundary void space in the film in which dopants can accumulate. The doped polycrystalline silicon layer produced by the method according to the invention may, for example,
Advantageously, it is ideally suited for forming gates in structures such as those shown. This is because the method of the invention allows for a thinner, substantially more electrically active silicon layer that exhibits little, if any, phosphorous diffusion into the underlying gate oxide layer. The significantly higher electrical conductivity of the doped polycrystalline silicon layer formed by the method of the invention is advantageous in that devices incorporating said layer have the ability to have correspondingly increased operating speeds. Furthermore, the doped polycrystalline silicon structures formed by the method of the present invention unexpectedly have significantly enhanced radiation hardness compared to similar structures formed by conventional techniques. It is advantageous.

本発明方法によるシリコン層の形成、第２図に示された
様な等温反応器内で、適切には体積基準でキャリヤーガ
ス約３６９乃至約４．１部、好ましくは約４部、シラン
約２．９乃至約３．１部、好ましくは約３部、及びキャ
リヤーガス中での１％のホスフィンの混合物約０．４９
乃至約０．５１部、好ましくは約０．５部を含む混合物
を用いて行なわれる。典型的には、キャリヤーガスは窒
素又は水素であり、好ましくは後者の水素である。Formation of a silicon layer by the method of the present invention, suitably in an isothermal reactor such as that shown in FIG. .9 to about 3.1 parts, preferably about 3 parts, and about 0.49 of a mixture of 1% phosphine in carrier gas.
from about 0.51 parts, preferably about 0.5 parts. Typically, the carrier gas is nitrogen or hydrogen, preferably the latter.

シラン１体積部あたリホスフィン約１６．６Ｘ１０４体
積部によって好適な比率が与えられる。堆積は、適切に
は約５００乃至７００ミリｔｏｒｒ％好ましくは約６０
０ミリｔｏｒｒの圧力、約５６０℃乃至５７５℃、好ま
しくは約５６５℃の温度、及び約７４５乃至７５５ｃｍ
３７分、好ましくは約７５Ｑｃｗ＋３７分の総ガス流量
で行なわれる。リンでドープされた無定形シリコン膜は
、約２．８部ｍ／分の速度で堆積される。Approximately 16.6×10 4 parts by volume of liphosphine per part by volume of silane provides a suitable ratio. The deposition is suitably between about 500 and 700 mTorr%, preferably about 60
a pressure of 0 millitorr, a temperature of about 560° C. to 575° C., preferably about 565° C., and a temperature of about 745 to 755 cm.
37 minutes, preferably with a total gas flow rate of about 75 Qcw + 37 minutes. The phosphorus-doped amorphous silicon film is deposited at a rate of about 2.8 parts m/min.

本発明方法に従って生成せしめられるシリコン層は、約
８００乃至１０００℃の温度で加熱することによって多
結晶質状態へと焼なましされる。The silicon layer produced according to the method of the invention is annealed to a polycrystalline state by heating at a temperature of about 800-1000°C.

もしその後の処理操作でこれらの温度が得られるのであ
れば、独立した焼なまし工程は必要とされない。典型的
には、８５０℃で約２０分の加熱が層を焼なましして多
結晶質状態に変化せしめるのに十分である。一般的に、
本発明方法によって生成せしめられるドープされたシリ
コン層は、約５０乃至７００ｎｍの厚さを有する。If these temperatures can be achieved in subsequent processing operations, no separate annealing step is required. Typically, heating at 850° C. for about 20 minutes is sufficient to anneal the layer to a polycrystalline state. Typically,
The doped silicon layer produced by the method of the invention has a thickness of about 50 to 700 nm.

以下の実施例が本発明を更に説明しているが、本発明が
どの様な意味においても実施例中に記載された詳細な事
項に限定されないことを理解されるべきである。実施例
において、特に断らない限り全ての部及び百分率はｆｆ
１ｉＥｌ基準であり、全ての温度は摂氏である。The following examples further illustrate the invention, but it is to be understood that the invention is not limited in any way to the details set forth in the examples. In the examples, all parts and percentages are ff unless otherwise specified.
1iEl reference and all temperatures are in degrees Celsius.

実施例１ リンでドープされた多結晶質シリコンの堆積が、カリフ
ォルニア州すンノゼ市のアニコン社によって製造された
モデル番号Ｖ−３ＩＮ　　４０９６の等温反応器内で３
００ｎｍの厚みの熱成長酸化物の層を有する（１００）
シリコンの基体上で行なわれた。ガス混合物は、体積基
準で水素ガス４部、シラン３部及び水素ガス中での１％
のホスフィンの混合物０．５部から成っていた。総ガス
流量は、７５０（２）３部分であった。反応室が５６５
℃に加熱され、シリコン層の堆積に先立って窒素ガスで
パージされた。３００ｎｍの厚みのドープされた無定形
シリコンの層が、１６３分間で堆積された。Example 1 Deposition of phosphorus-doped polycrystalline silicon was carried out in an isothermal reactor, model number V-3IN 4096, manufactured by Anicon, Inc., Sun Jose, California.
(100) with a layer of thermally grown oxide 00 nm thick
It was carried out on a silicon substrate. The gas mixture is 4 parts hydrogen gas, 3 parts silane and 1% in hydrogen gas by volume.
0.5 part of a mixture of phosphines. The total gas flow rate was 750(2)3 parts. 565 reaction chambers
℃ and purged with nitrogen gas prior to silicon layer deposition. A 300 nm thick layer of doped amorphous silicon was deposited in 163 minutes.

シリコン層の試料が炉内において窒素ガス中で種々の温
度で２０分間焼なましされ、そして各々のシート抵抗率
が測定された。結果が表Ｉに示されている。夫々の値は
、１００個の試料の平均値である。Samples of the silicon layer were annealed in a furnace under nitrogen gas for 20 minutes at various temperatures, and the sheet resistivity of each was measured. The results are shown in Table I. Each value is an average value of 100 samples.

表１ 比較のため、従来のＬＰＣＶＤによって堆積され、そし
て塩化ホスホリルを用いた従来の拡散法によってドープ
された相応する厚みのシリコン層の試料について、抵抗
率が測定された。１００個の試料群が夫々９５０℃及び
１０００’Ｃで焼なましされた。各温度での抵抗率の平
均値は、夫々１３゜７及び１２．９オ一ム／口であった
。相応する抵抗率が、本発明方法によってがなり低い温
度で得られることが分る。このことは、シリコン層から
のリンの拡散量を減少させる低温での処理を容易にする
ことから、疑う余地のない利点である。Table 1 For comparison, the resistivity was measured on samples of silicon layers of corresponding thickness deposited by conventional LPCVD and doped by conventional diffusion methods using phosphoryl chloride. Groups of 100 samples were annealed at 950°C and 1000'C, respectively. The average values of resistivity at each temperature were 13.7 and 12.9 ohms/mouth, respectively. It can be seen that corresponding resistivities can be obtained with the method of the invention at much lower temperatures. This is an obvious advantage since it facilitates processing at low temperatures which reduces the amount of phosphorus diffusion from the silicon layer.

従来の拡散ドーピング法が長い焼なまし時間を要し、そ
してシリコン層にかなりの量の塩素イオン汚染物質を導
入した事実に加えて、塩化ホスホリルの酸素含有成分に
起因するシリコン表面で生成する酸化物の層の問題があ
る。これは、従来、さらに４５分以内の時間をかけてＨ
Ｆ緩衝液に浸漬することにより取り除かれていた。これ
らの結果が本発明方法の利点を例証している。In addition to the fact that traditional diffusion doping methods required long annealing times and introduced significant amounts of chloride ion contaminants into the silicon layer, the oxidation that forms on the silicon surface due to the oxygen-containing components of phosphoryl chloride There is a problem with the layers of things. Conventionally, this process takes an additional 45 minutes or less.
It was removed by immersion in F buffer. These results illustrate the advantages of the method of the invention.

実施例２ 第１図を参照しそして適切なマスクを使用して、シリコ
ン基体がソース及びドレイン領域１４を形成するために
適切な不純物でイオン注入された。Example 2 Referring to FIG. 1 and using an appropriate mask, a silicon substrate was implanted with appropriate impurities to form source and drain regions 14.

基体フォトリソグラフィーの手法でマスクされ、そして
露出した表面領域が電界酸化物１６の厚い堆積物を形成
するために局部的に酸化された。マスクが取り除かれ、
そして高純度ゲート酸化物１２の層が、蒸気中で８００
℃で酸化することにより基体上で５０ｎｍまで成長せし
められた。次いで３７．５ｎｍの厚みのシリコンの層が
実施例１と同様の構造体上に堆積された。The substrate was masked with photolithographic techniques and the exposed surface areas were locally oxidized to form a thick deposit of field oxide 16. mask removed;
A layer of high purity gate oxide 12 is then deposited at 800 nm in steam.
It was grown up to 50 nm on the substrate by oxidation at .degree. A 37.5 nm thick layer of silicon was then deposited on the structure similar to Example 1.

対照試料として、類似の構造体上にシリコンの層が堆積
され、そして実施例１と同様に従来の拡散法によりてド
ープされた。全基体上のシリコン層が独立したゲート構
造体１８を形成するためリソグラフィーの手法を使って
パターン化され、かくして多結晶質シリコンゲートコン
デンサーが形成された。As a control sample, a layer of silicon was deposited on a similar structure and doped using conventional diffusion methods as in Example 1. The silicon layer over the entire substrate was patterned using lithographic techniques to form independent gate structures 18, thus forming a polycrystalline silicon gate capacitor.

コンデンサーのしきい値電圧が、測定された。The threshold voltage of the capacitor was measured.

全てのコンデンサーが、ガンマ−セルコバルト６０放射
線源中で１メガラドの放射線を受けた。上記装置におい
て、放射線がゲート酸化物層１２内の基体１０との境界
面付近で形成される正の電荷の原因となることが知られ
ている。照射により生成せしめられた電荷の蓄積は、電
流をソース及びドレイン領域１４の間で流れさせるのに
必要なしきい値電圧においてシフト、即ち増加の原因と
なる。試験された２４個の装置の平均値の比較から、従
来の拡散ドーピングによって製造された装置のしきい値
電圧における差異（Δ）は、本発明方法に従って製造さ
れる装置に関する差異の約２．５倍であった。All capacitors received 1 megarad of radiation in a gamma-cercobalt 60 radiation source. In such devices, it is known that radiation causes a positive charge to be formed in the gate oxide layer 12 near the interface with the substrate 10. The accumulation of charge produced by the radiation causes a shift, or increase, in the threshold voltage required to cause current to flow between the source and drain regions 14. From a comparison of the average values of the 24 devices tested, the difference (Δ) in threshold voltage for devices fabricated by conventional diffusion doping is approximately 2.5 of the difference for devices fabricated according to the method of the present invention. It was double that.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明方法で形成し得る典型的なＭｏＳ装置
の模式断面図である。 第２図は、本発明方法で使用し得る等温反応器の断面図
である。 １０・・・半導体材料の基体、 １２・・・ゲート酸化物層、 １４・・・ソース及びドレイン領域、 １６・・・電界酸化物の層、 １８・・・多結晶質シリコンゲート、 ２０・・・内側容器、２２・・・外側容器、２４・・・
外側ケース、２６・・・内部空間、２８・・・ブラケッ
ト板、３０・・・内部室、３２・・・ウェハーキャリヤ
ー支持体、３４・・・ガス供給管、３６・・・噴射口、
３８・・・矢印、４０・・・ウェハーキャリヤー、４２
・・・ウェハー、４４・・・ドーム、４６・・・一対の
ブラケット、５０・・・突起、５２・・・通路、５４・
・・中央カラム。FIG. 1 is a schematic cross-sectional view of a typical MoS device that can be formed by the method of the present invention. FIG. 2 is a cross-sectional view of an isothermal reactor that can be used in the method of the invention. DESCRIPTION OF SYMBOLS 10... Substrate of semiconductor material, 12... Gate oxide layer, 14... Source and drain region, 16... Field oxide layer, 18... Polycrystalline silicon gate, 20...・Inner container, 22... Outer container, 24...
Outer case, 26...Inner space, 28...Bracket plate, 30...Inner chamber, 32...Wafer carrier support, 34...Gas supply pipe, 36...Injection port,
38...Arrow, 40...Wafer carrier, 42
... Wafer, 44... Dome, 46... Pair of brackets, 50... Protrusion, 52... Passage, 54...
...Central column.

Claims (1)

【特許請求の範囲】[Claims] （１）基体上に低圧化学蒸着によりシラン、ホスフィン
及びキャリヤーガスの混合物を使ってリンでドープされ
たシリコンの層を無定形状態で堆積させる工程及び前記
層を焼なまして多結晶質状態に変化させる工程から部分
的に成る半導体装置の形成法において、前記層が等温反
応容器内でシラン１体積部に対してホスフィンを約１６
×１０＾−＾４乃至１７×１０＾−＾４体積部含む混合
物から堆積することを特徴とする半導体装置の形成法。(1) Depositing a layer of phosphorus-doped silicon in an amorphous state by low-pressure chemical vapor deposition using a mixture of silane, phosphine, and a carrier gas on a substrate and annealing said layer to a polycrystalline state. A method of forming a semiconductor device comprising, in part, the step of forming a semiconductor device in which the layer is formed in an isothermal reaction vessel at a concentration of about 16 parts by volume of phosphine to 1 part by volume of silane.
A method for forming a semiconductor device, characterized in that it is deposited from a mixture containing 10^-^4 to 17x10^-^4 parts by volume.