JPS63174133A - Interruption controller - Google Patents
Interruption controllerInfo
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- JPS63174133A JPS63174133A JP635287A JP635287A JPS63174133A JP S63174133 A JPS63174133 A JP S63174133A JP 635287 A JP635287 A JP 635287A JP 635287 A JP635287 A JP 635287A JP S63174133 A JPS63174133 A JP S63174133A
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- interrupt
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は外部装置からのマイクロプロセッサへの割込み
要求に対応する割込み制御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an interrupt control device that responds to interrupt requests from external devices to a microprocessor.
割込みアクノリッジ・サイクル中に外部デバイスからベ
クタ番号をフェッチして、その割込みルーチンの先頭ア
ドレスをフェッチしたベクタ番号をもとに、メモリ上の
テーブルから読み出して決定し、マイクロ・プロセッサ
(CPU)に対し割込み動作を行う方式がある。A vector number is fetched from an external device during the interrupt acknowledge cycle, and the start address of the interrupt routine is determined by reading it from a table in memory based on the fetched vector number, and then sent to the microprocessor (CPU). There is a method for performing interrupt operations.
しかしながら、ベクタ番号を出力する機能をもたないI
10デバイス(以後、割込み発生回路を含めてI10デ
バイスと称する)に対しての割込み制御は、このI10
デバイスからの割込みに対して、あるひとつの割込みレ
ベルを割り当て、外部からベクタ番号を与えず、自動ベ
クタリングで割込みルーチンの先頭アドレスを得ていた
。However, I do not have the function to output vector numbers.
Interrupt control for 10 devices (hereinafter referred to as I10 devices including the interrupt generation circuit) is performed by this I10.
A single interrupt level was assigned to an interrupt from a device, and the start address of the interrupt routine was obtained through automatic vectoring without giving a vector number externally.
そのため、同一レベルに複数の割込みを割り当てた場合
割込みルーチンは、その複数のI10デバイスの中から
実際に割込みを発行したデバイスを捜す手間がかかると
いう欠点があった。Therefore, when a plurality of interrupts are assigned to the same level, the interrupt routine has the disadvantage that it takes time and effort to search for the device that actually issued the interrupt from among the plurality of I10 devices.
本発明は以上の点に鑑み、同一レベルに複数個の割込み
を割り当てた場合でも、その同一レベルの割込みを発行
するI10デバイス毎に割込み処理ルーチンを起動する
ことを可能とするものである。In view of the above points, the present invention makes it possible to start an interrupt processing routine for each I10 device that issues an interrupt of the same level even when a plurality of interrupts are assigned to the same level.
以下本発明を好ましい実施例を用いて説明する。 The present invention will be explained below using preferred examples.
第1図は本発明の実施例で1はCPU、2および3はベ
クタ番号を発生する機能を持たないI10デバイス、4
および5はI10デバイス2および3から夫々発行され
る割込み線、6はOR回路、7はOR回路から得られる
共通割込み線、8は優先皮類エンコーダである。FIG. 1 shows an embodiment of the present invention, in which 1 is a CPU, 2 and 3 are I10 devices that do not have the function of generating vector numbers, and 4
and 5 are interrupt lines issued from I10 devices 2 and 3, respectively, 6 is an OR circuit, 7 is a common interrupt line obtained from the OR circuit, and 8 is a priority encoder.
9はアドレス・バス、lOはCPUの動作を示すファン
クション・コード、llはレベル別の割込みアクノリッ
ジを検出する回路、12は割込みのレベル毎に自動ベク
タリング/外部ベクタリングを区別するスイッチで例え
ばコネクタ・ピンである。13は回路12から得られる
ところの外部ベクタリングを行うレベルに対する割込み
アクノリッジ線、14はOR回路、15はOR回路14
から得られる外部ベクタリング・イネーブル線、16は
ラッチ付エンコーダ、17はラッチ付エンコーダ16か
ら得られるところの割込み線4.5を区別するコード信
号、18はすでに所定のアドレス入力に対してベクタ番
号が書きこまれているROM、19はデータバスである
。9 is an address bus, lO is a function code that indicates the CPU operation, ll is a circuit that detects interrupt acknowledges for each level, and 12 is a switch that distinguishes automatic vectoring/external vectoring for each interrupt level, such as a connector.・It is a pin. 13 is an interrupt acknowledge line for the external vectoring level obtained from the circuit 12, 14 is an OR circuit, and 15 is an OR circuit 14.
16 is a latched encoder, 17 is a code signal that distinguishes the interrupt line 4.5 obtained from the latched encoder 16, and 18 is a vector number that has already been set for a given address input. 19 is a data bus.
つぎに上記構成の動作説明をする。Next, the operation of the above configuration will be explained.
I10デバイス2および3から発行された割込みは、O
R回路6を通じて共通化され、ある特定レベルの割込み
線として、優先皮類エンコーダ8に入力され、コード化
された後CPUIに与えられる。CPUIでは割込み処
理が可能になると、ファンクション・コードlOを通じ
て割込みアクノリッジ・サイクル中であることを示し、
またアドレス・バス9の下位数ビットを用いて現在受は
付けたところの割込みレベルを示す。回路11ではこの
ファンクション・コード10およびアドレス・バス9を
用いて割込みレベル別の割込みアクノリッジ信号を出力
する。これらの割込みアクノリッジ信号は回路12を通
じてスイッチにより外部ベクタ・リングを行うべく設定
されているレベルに対するものだけが選択され、OR回
路14に入力される。Interrupts issued from I10 devices 2 and 3 are
The signal is shared through the R circuit 6, inputted to the priority encoder 8 as an interrupt line of a certain level, encoded, and then given to the CPUI. When interrupt processing becomes possible on the CPUI, it indicates through function code IO that an interrupt acknowledge cycle is in progress.
Furthermore, the lower several bits of address bus 9 are used to indicate the interrupt level currently set. The circuit 11 uses the function code 10 and address bus 9 to output interrupt acknowledge signals for each interrupt level. From these interrupt acknowledge signals, only those corresponding to the level set for external vector ringing are selected by a switch through the circuit 12, and are input to the OR circuit 14.
OR回路14では外部ベクタリングを行うレベルに対す
る割込みアクノリッジ線13から各側込みレベル共通の
外部ベクタリング・イネーブル線15をROM18に与
える。The OR circuit 14 supplies the ROM 18 with an external vectoring enable line 15 that is common to each side input level from the interrupt acknowledge line 13 for the level at which external vectoring is performed.
一方、I10デバイス2および3から発行された割込み
線4および5に応じて、ラッチ例エンコーダ16はこの
ふたつを区別するコード信号17を、割込み線4および
5が割り当てられている割込みレベルに対する外部ベク
タリング・イネーブル信号15の入力時にROM18に
対するアドレス情報の一部として与える。なおこのコー
ド信号17は割込みアクノリッジ・サイクル開始時点で
ラッチされたものである。また、ROM18にはアドレ
ス・バスから現在受は付けたところの割込みレベルを示
す下位ビット線を、コード信号17と同時に、アドレス
情報として入力される。On the other hand, in response to interrupt lines 4 and 5 issued from I10 devices 2 and 3, latch encoder 16 outputs a code signal 17 that distinguishes the two from an external vector for the interrupt level to which interrupt lines 4 and 5 are assigned. It is given as part of the address information for the ROM 18 when the ring enable signal 15 is input. Note that this code signal 17 is latched at the start of the interrupt acknowledge cycle. Further, a lower bit line indicating the currently accepted interrupt level is inputted to the ROM 18 as address information at the same time as the code signal 17 from the address bus.
ROM18はアドレス情報から得られるベクタ番号を外
部ベクタリング・イネーブル信号15の入力時にデータ
・バスに出力し、このベクタ番号はCPUIにフェッチ
される。The ROM 18 outputs the vector number obtained from the address information to the data bus when the external vectoring enable signal 15 is input, and this vector number is fetched by the CPUI.
このように、ベクタ番号を発生させるROM18を設け
ることによって、ベクタ番号を出力する手段を持たない
I10デバイスからの割込み要求に対しても、そのデバ
イスに対応するベクタ番号を出力することが可能になり
、目的の割込み処理ルーチンを即座に起動させることが
できる。また同一レベルに並ぶ複数のI10デバイスに
対する割込みの区別をハード的に行うことが可能になり
、割込みルーチンのオーバー・ヘッドが小さくなる。In this way, by providing the ROM 18 that generates vector numbers, it becomes possible to output the vector number corresponding to the I10 device even in response to an interrupt request from an I10 device that does not have a means to output a vector number. , the desired interrupt handling routine can be activated immediately. Furthermore, it becomes possible to distinguish between interrupts for a plurality of I10 devices arranged at the same level using hardware, thereby reducing the overhead of the interrupt routine.
以上説明した様に、本発明によるとベクタ番号を出力す
る機能をもたないデバイスからの割込要求に効率的に対
処可能となるものである。As described above, according to the present invention, it is possible to efficiently handle interrupt requests from devices that do not have the function of outputting vector numbers.
第1図は本発明を適用した割込み制御回路のブロック図
であり、
1はCPU、2および3はI10デバイス、6はOR回
路、8は優先皮類エンコーダ、11はレベル別割込みア
クノリッジ検出回路、12はレベル別自動/外部ベクタ
リング設定スイッチ、14はOR回路、16はラッチ付
エンコーダ、18はROMである。FIG. 1 is a block diagram of an interrupt control circuit to which the present invention is applied, in which 1 is a CPU, 2 and 3 are I10 devices, 6 is an OR circuit, 8 is a priority encoder, 11 is a level-based interrupt acknowledge detection circuit, 12 is an automatic/external vectoring setting switch for each level, 14 is an OR circuit, 16 is an encoder with a latch, and 18 is a ROM.
Claims (1)
代わってマイクロプロセッサにベクタ番号を送出するメ
モリと、その制御を割込みレベル毎に設定できるスイッ
チを有することを特徴とする割込み制御装置。An interrupt control device characterized by having a memory that sends a vector number to a microprocessor in place of an interrupt device that does not have a function to output a vector number, and a switch that can set the control for each interrupt level.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP635287A JPS63174133A (en) | 1987-01-14 | 1987-01-14 | Interruption controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP635287A JPS63174133A (en) | 1987-01-14 | 1987-01-14 | Interruption controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63174133A true JPS63174133A (en) | 1988-07-18 |
Family
ID=11635975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP635287A Pending JPS63174133A (en) | 1987-01-14 | 1987-01-14 | Interruption controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63174133A (en) |
-
1987
- 1987-01-14 JP JP635287A patent/JPS63174133A/en active Pending
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