JPS63171371A - Voltage peak time detection circuit - Google Patents
Voltage peak time detection circuitInfo
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- JPS63171371A JPS63171371A JP270387A JP270387A JPS63171371A JP S63171371 A JPS63171371 A JP S63171371A JP 270387 A JP270387 A JP 270387A JP 270387 A JP270387 A JP 270387A JP S63171371 A JPS63171371 A JP S63171371A
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- 238000001514 detection method Methods 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 241000533293 Sesbania emerus Species 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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Abstract
Description
本発明は例えばシリンダ内に湯を注いだコーヒ豆の粉末
を収容し、ピストンを介し前記の湯を加圧しつつ、フィ
ルタを介しこの湯をコーヒ抽出液として前記シリンダ外
へ押出す方式のコーヒ自動販売機における、前記シリン
ダ内の圧力検出回路のように、
脈動しつつ徐々に増大する入力信号電圧（前記例では圧
力検出電圧）がピークに達したのち下降を開始する時期
（前記例ではコーヒ液の抽出がほぼ終わった時期）を検
出する回路に関する。
なお以下各図において同一の符号は同一または相当部分
を示す。また論理もしくはレベル“旧ｇｈ”“Ｌｏ％１
″は単に“Ｈ”、′Ｌ″と記すものとする。For example, the present invention is an automatic coffee machine that stores coffee bean powder in hot water in a cylinder, pressurizes the hot water through a piston, and pushes the hot water out of the cylinder as a coffee extract through a filter. Like the pressure detection circuit in the cylinder of a vending machine, the input signal voltage that gradually increases while pulsating (the pressure detection voltage in the above example) reaches its peak and then starts to fall (in the above example, the coffee liquid The present invention relates to a circuit that detects when the extraction of data is almost completed. Note that in the following figures, the same reference numerals indicate the same or corresponding parts. Also logic or level “old gh” “Lo%1
'' shall be simply written as ``H'' and ``L''.
第３図はこの種の従来の回路例を示し、第４図。
第５図は第３図の動作を説明するための波形を示す。
第３図において１は変化する入力信号電圧Ｖｉの現時点
までのピーク値を検出し保持するピークホールド回路で
、この例ではダイオードＤ１とコンデンサＣ１を備えて
いる。この回路１では、第４図（Ａ） 、 （Ｂ）のよ
うに、入力信号電圧ＶｉはダイオードＤ１を経由してコ
ンデンサＣ１に充電され、その充電々圧としての保持電
圧ｖｈとして検出されるが、コンデンサＣ１は放電さえ
しなければ、そのままの電圧ｖｈを保持する。さらにこ
の保持電圧ｖｈを入力信号電圧Ｖｉが越えればコンデン
サＣＩは再びその電圧Ｖｉにまで充電されるが、今まで
の保持電圧ｖｈよりＶｉが低くなったときは放電も充電
も行わず、コンデンサＣ１は結局いままでの入力信号電
圧Ｖｔのピーク電圧を保持することになる。
２は減算器であり、前記保持電圧ｖｈから入力信号電圧
Ｖｉを常時減算し、第４図（Ｃ）のような差電圧Ｖｄ＝
Ｖｈ−Ｖｉを出力するものである。
３は比較器であり、基準電圧Ｖｒｌと前記差電圧Ｖｄ
（＝Ｖｈ−Ｖｌ）を比較し、第４図（Ｄ）のように差電
圧Ｖｄが基準電圧Ｖｒｌより矢き（なったらその時点１
０において“Ｈ”の信号を検出出力電圧ｖＯとして出力
するものである。
基準電圧Ｖｒｌは入力信号電圧ＶＬがそのピーク電圧（
つまり保持電圧Ｖｈ）からどれだけ電圧が下降したら検
出するかを決定する電圧であり、回路全体の精度の許す
限りＶｒｌＯ値を小さくすることにより入力信号電圧Ｖ
ｉがピークに達した時点から前記の検出時点（すなわち
前記比較器３の出力が“Ｈ”となる時点ｔｏ）までの時
間を短くすることが可能である。FIG. 3 shows an example of a conventional circuit of this kind, and FIG. FIG. 5 shows waveforms for explaining the operation of FIG. 3. In FIG. 3, reference numeral 1 denotes a peak hold circuit that detects and holds the peak value of the changing input signal voltage Vi up to the present time, and in this example includes a diode D1 and a capacitor C1. In this circuit 1, as shown in FIGS. 4(A) and 4(B), the input signal voltage Vi is charged to the capacitor C1 via the diode D1, and is detected as the holding voltage vh as the charging voltage. , the capacitor C1 maintains the same voltage vh unless it is discharged. Furthermore, if the input signal voltage Vi exceeds this holding voltage vh, the capacitor CI is charged to that voltage Vi again, but when Vi becomes lower than the previous holding voltage vh, neither discharging nor charging occurs, and the capacitor C1 Eventually, the peak voltage of the input signal voltage Vt will be maintained. 2 is a subtracter, which constantly subtracts the input signal voltage Vi from the holding voltage vh to obtain a difference voltage Vd= as shown in FIG. 4(C).
It outputs Vh-Vi. 3 is a comparator, which compares the reference voltage Vrl and the difference voltage Vd.
(=Vh-Vl), and if the difference voltage Vd becomes lower than the reference voltage Vrl as shown in FIG.
0, an "H" signal is output as the detection output voltage vO. The reference voltage Vrl is the input signal voltage VL when its peak voltage (
In other words, it is a voltage that determines how much the voltage must fall from the holding voltage Vh) to be detected, and by reducing the VrlO value as much as the accuracy of the entire circuit allows, the input signal voltage V
It is possible to shorten the time from the time when i reaches its peak to the aforementioned detection time (that is, the time to when the output of the comparator 3 becomes "H").
ところが第３図のような回路では第５図（Ａ）の時点ｔ
ｎのように、入力信号電圧Ｖｉにノイズ電圧Ｖｎが重畳
している場合には第５図（Ｂ）の時点ｔｎのようにこの
ノイズ電圧Ｖｎを含む異常ピーク値Ｖｎｐを保持してし
まい、正常な電圧ピーク時期の検出が不可能となってし
まうという問題点があった。なおこの場合一般的な雑音
防止用コンデンサをピークホールド回路１の入力部に使
用することも考えられるが、該コンデンサは入力信号電
圧Ｖｉの波形を変化させるため使用不可能である。
本発明の目的は、入力信号電圧Ｖｉ中のノイズ電圧Ｖ
ｎの大きさが、通常、前記基準電圧Ｖｒｌの数倍〜数１
０倍であることに着目し、このノイズ電圧Ｖｎを検出し
て、ピークホールド回路１の保持電圧ｖｈをリセットす
ると共に、このノイズ検出時の検出出力電圧Ｖｏを無効
化する手段を備えた電圧ピーク時期検出回路を提供する
ことにより、入力信号電圧Ｖｔの正常なピーク時期を検
出することにある。However, in a circuit like that shown in Fig. 3, the time t in Fig. 5 (A)
When the noise voltage Vn is superimposed on the input signal voltage Vi, as shown in FIG. There was a problem in that it became impossible to detect the voltage peak timing. In this case, it is possible to use a general noise prevention capacitor at the input section of the peak hold circuit 1, but this capacitor cannot be used because it changes the waveform of the input signal voltage Vi. An object of the present invention is to provide a noise voltage V in an input signal voltage Vi.
The size of n is usually several times the reference voltage Vrl to several 1
0 times, detects this noise voltage Vn, resets the holding voltage vh of the peak hold circuit 1, and at the same time nullifies the detected output voltage Vo at the time of this noise detection. The object of the present invention is to detect the normal peak timing of the input signal voltage Vt by providing a timing detection circuit.
上記目的を達成するために本発明の回路は、ｒ変化する
入力信号電圧（Ｖｉなど）の現時点までのピーク電圧を
記憶しこの記憶ピーク電圧を（保持電圧ｖｈとして）出
力するピーク電圧検出手段（ピークホールド回路１など
）、
該記憶ピーク電圧と前記入力信号電圧との差電圧（Ｖｄ
など）の大きさが第１の所定電圧（基準電圧Ｖｒｌなど
）を上回ったことを検出して第１の検出信号（比較器出
力電圧ｖ３など）を出力する第１の比較手段（比較器３
など）、の各手段を備えた回路において、
前記差電圧の大きさが前記第１の所定電圧より高い第２
の所定電圧（基準電圧Ｖｒ２など）を上回ったことを検
出して第２の検出信号（比較器出力電圧ｖ４など）を出
力する第２の比較手段（比較器４など）と、
この第２の検出信号に基づいて前記記憶ピーク電圧をリ
セットするピーク電圧リセット手段（イバータ５など）
と、
同じく前記第２の検出信号に基づいて前記第１の検出信
号を無効化する無効化手段（ＥＸＯＲゲート６など）と
、を備えたｊものとする。In order to achieve the above object, the circuit of the present invention has a peak voltage detection means ( peak hold circuit 1, etc.), the difference voltage between the memory peak voltage and the input signal voltage (Vd
A first comparison means (comparator 3
etc.), wherein the voltage difference is higher than the first predetermined voltage.
a second comparison means (such as comparator 4) that detects that the voltage exceeds a predetermined voltage (such as reference voltage Vr2) and outputs a second detection signal (such as comparator output voltage V4); Peak voltage reset means (inverter 5, etc.) that resets the memory peak voltage based on the detection signal
and invalidating means (such as EXOR gate 6) for invalidating the first detection signal based on the second detection signal.
【作 用】
第２の比較手段はノイズ電圧を検出し、ピーク電圧電圧
リセット手段はこのノイズ電圧検出時の誤った記憶ピー
ク電圧（保持電圧Ｖｈ）をリセットする。これによりピ
ーク電圧検出手段は改めてそのリセット時点からの入力
信号電圧Ｖｉのピーク値を記憶するのでこの記憶ピーク
電圧にはノイズ電圧は含まれず、このピーク電圧検出手
段はやがて入力信号電圧Ｖｉの正常なピーク値を出力す
ることができる。
無効化手段はノイズ電圧検出時、第１の比較手段がその
誤った比較出力電圧を検出出力電圧ｖＯとして出力する
ことを阻止する。このようにして入力信号電圧Ｖｉ内へ
のノイズ電圧の影響が取除かれる。[Operation] The second comparing means detects a noise voltage, and the peak voltage resetting means resets the erroneous stored peak voltage (holding voltage Vh) at the time of detecting this noise voltage. As a result, the peak voltage detection means again stores the peak value of the input signal voltage Vi from the time of resetting, so that the stored peak voltage does not include the noise voltage, and the peak voltage detection means will soon detect the normal value of the input signal voltage Vi. Peak values can be output. The invalidating means prevents the first comparing means from outputting the erroneous comparison output voltage as the detected output voltage vO when detecting the noise voltage. In this way, the influence of noise voltages on the input signal voltage Vi is removed.
以下第１図と第２図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としての構成を示す回路図
で第３図に対応する。第２図は同じく第１図の動作を説
明するための波形図である。
第１図において、第３図と異なるところは比較器４．イ
ンバータ５．ＥＸＯＲゲート６が追加されたことである
。比較器４の（−）゛入力側は基準電圧Ｖｒ２に、同じ
くその（＋）入力端は差電圧Ｖｄに接続される。この基
準電圧Ｖｒ２は、基準電圧Ｖｒｌよりｉ干高めの電圧と
する。このようにすることで後述のように入力信号電圧
Ｖｉから基準電圧Ｖｒ２より高いピーク値のノイズ電圧
Ｖｎはすべて検出され、検出出力電圧Ｖｏへのこのノイ
ズ電圧の影響が取除かれる。即ぢ第２図（Ａ）のように
時点ｔ１において入力信号電圧Ｖｉにノイズ電圧Ｖｎが
重畳し異常ピーク値Ｖｎｐが表れたものとすると、ピー
クホールド回路１の保持電圧ｖｈも第２図（Ｂ）のよう
に前記の異常ピーク値Ｖｎｐに等しくなる。
そこでこのノイズ電圧Ｖｎが減衰した時点ｔ２において
は、減算器２からは第２図（Ｃ）のような差電圧Ｖｄ＝
（保持電圧Ｖｈ）−（入力信号電圧Ｖｌ）が表れる。
この差電圧Ｖｄは第２図（Ａ）のように正常な入力信号
電圧Ｖｉ中に重畳しているノイズ電圧Ｖｎの波高値にほ
ぼ等しい。
ところでこの差電圧Ｖｄは前記のように基準電圧Ｖｒｌ
、Ｖｒ２より大きいめで、比較器３．４はそれぞれ何れ
も“Ｈ”の比較器出力電圧Ｖ３゜ｖ４を出力する。イン
バータ５は比較器４の出力電圧ｖ４がこのように“Ｈ”
、すなわち（ノイズ電圧Ｖｎを含む保持電圧ｖｈ、つま
り異常ピーク値Ｖｎｐ）−（入力信号電圧Ｖｉ）＞（基
準電圧Ｖｒ２）になった時、“Ｈ”の比較器出力電圧ｖ
４を反転させ、“Ｌ”の信号を出力してピークホールド
回路１内コンデンサＣ１のノイズ電圧Ｖｎを含む保持電
圧ｖｈを放電する。そこでこの放電により差電圧Ｖｄは
０となり、従って比較器４の出力電圧Ｖ４は＠Ｌ”に、
よってインバータ５の出力電圧は“Ｈ”に戻る。
このようにしてこのコンデンサＣ１の放電時点ｔ３から
ピークホールド回路１は第２図（Ｂ）のように新たに入
力信号電圧ｖ１のピーク値の保持を開始する。
ところで前記の時点ｔ２では比較器３も“Ｈ”の出力電
圧■３を出力し、第３図の従来回路ではこの電圧Ｖ３が
誤った検出出力電圧■０となる。
しかし本発明の第１図の回路では、比較器４が“Ｈ“の
電圧ｖ４を出力した時は必ず比較器３もＨ”の電圧ｖ３
を出力するので、その時ＥＸＯＲゲート６は第２図（Ｆ
）のようにその出力電圧としての検出出力電圧ＶｏをＬ
′″のままとし、他方保持電圧ｖｈ中にノイズ電圧Ｖｎ
が含まれず、従って比較器出力電圧ｖ４が“Ｌ”のまま
で、比較器出力電圧ｖ３のみが“Ｈ”となった時点ｔｌ
。
（つまり入力信号電圧Ｖｉが正常なピーク値となった時
点）を電圧ピーク時期と判断して、検出出力電圧Ｖｏを
“Ｈ”とする。The present invention will be explained in detail below based on FIGS. 1 and 2. FIG. 1 is a circuit diagram showing a configuration as an embodiment of the present invention, and corresponds to FIG. 3. FIG. 2 is a waveform diagram for explaining the operation of FIG. 1 as well. In FIG. 1, the difference from FIG. 3 is that the comparator 4. Inverter 5. This is because EXOR gate 6 is added. The (-) input side of the comparator 4 is connected to the reference voltage Vr2, and the (+) input side thereof is connected to the differential voltage Vd. This reference voltage Vr2 is set to be i higher than the reference voltage Vrl. By doing this, as will be described later, all noise voltages Vn having a peak value higher than the reference voltage Vr2 are detected from the input signal voltage Vi, and the influence of this noise voltage on the detected output voltage Vo is removed. That is, if it is assumed that the noise voltage Vn is superimposed on the input signal voltage Vi at time t1 and an abnormal peak value Vnp appears as shown in FIG. 2(A), the holding voltage vh of the peak hold circuit 1 also becomes ), which is equal to the abnormal peak value Vnp. Therefore, at time t2 when this noise voltage Vn attenuates, the subtracter 2 outputs a differential voltage Vd=
(Holding voltage Vh) - (input signal voltage Vl) appears. This differential voltage Vd is approximately equal to the peak value of the noise voltage Vn superimposed on the normal input signal voltage Vi as shown in FIG. 2(A). By the way, this differential voltage Vd is equal to the reference voltage Vrl as described above.
, Vr2, and the comparators 3.4 each output a comparator output voltage V3°v4 of "H". The inverter 5 outputs the output voltage v4 of the comparator 4 as “H” in this way.
, that is, when (holding voltage vh including noise voltage Vn, that is, abnormal peak value Vnp) - (input signal voltage Vi) > (reference voltage Vr2), the comparator output voltage v of "H"
4 and outputs an "L" signal to discharge the held voltage vh including the noise voltage Vn of the capacitor C1 in the peak hold circuit 1. Therefore, due to this discharge, the differential voltage Vd becomes 0, and therefore the output voltage V4 of the comparator 4 becomes @L''.
Therefore, the output voltage of the inverter 5 returns to "H". In this manner, from the time t3 when the capacitor C1 is discharged, the peak hold circuit 1 newly starts holding the peak value of the input signal voltage v1 as shown in FIG. 2(B). By the way, at the above-mentioned time point t2, the comparator 3 also outputs the "H" output voltage ``3'', and in the conventional circuit shown in FIG. 3, this voltage V3 becomes the erroneously detected output voltage ``0''. However, in the circuit of FIG. 1 of the present invention, whenever the comparator 4 outputs the "H" voltage v4, the comparator 3 also outputs the "H" voltage v3.
At that time, the EXOR gate 6 outputs
), the detected output voltage Vo as the output voltage is set to L.
'', and the noise voltage Vn is set in the other holding voltage vh.
is not included, therefore, the comparator output voltage v4 remains “L” and only the comparator output voltage v3 becomes “H” tl
. (That is, the time when the input signal voltage Vi reaches a normal peak value) is determined to be the voltage peak time, and the detected output voltage Vo is set to "H".
本発明によればピークホールド回路を備え、入力信号電
圧がピークに達したのち下降を開始する時点を検出する
回路において、入力信号電圧に重畳したノイズ電圧を検
出する比較器と、それを検出したならばピークホールド
回路の保持電圧を放電する回路としてのインバータを追
加して、再度、電圧ピーク時期の検出を行わせるように
し、かつノイズ電圧検出時には、この時を正常な入力信
号電圧のピーク時と誤認しないように、この時点の検出
出力電圧Ｖｏを“Ｌ”のままとする回路としてのＥＸＯ
Ｒゲートを設けることとしたので、人力信号電圧ＶＬに
おける一時的かつ大きな電圧変化は、検出範囲外とする
ことができ、精度の高い安定な電圧ピーク゛時期検出を
高価なアナログ−デジタル変換器等を使用せずに実現す
ることができる。According to the present invention, in a circuit that includes a peak hold circuit and detects the point in time when an input signal voltage starts to fall after reaching a peak, the circuit includes a comparator that detects a noise voltage superimposed on the input signal voltage, and a comparator that detects the noise voltage superimposed on the input signal voltage. If so, add an inverter as a circuit to discharge the holding voltage of the peak hold circuit and detect the voltage peak time again, and when detecting noise voltage, set this time to the peak time of the normal input signal voltage. EXO as a circuit that keeps the detected output voltage Vo at this point "L" to avoid misunderstanding that
Since the R gate is provided, temporary and large voltage changes in the human input signal voltage VL can be excluded from the detection range, and an expensive analog-to-digital converter etc. can be used to detect the voltage peak and timing with high precision and stability. It can be achieved without using
第１図は本発明の一実施例としての構成を示す回路図、
第２図は同じく第１図の動作を説明するため−の波形図
、第３図は第１図に対応する従来の回路図、第４図、第
５図はそれぞれ第３図の動作を説明するための波形図で
ある。
１：ピークホールド回路、Ｄｌ：ダイオード、Ｃ１：コ
ンデンサ、２：減算器、３，４：比較器、５：インバー
タ、６ ：ＥＸＯＲゲート、ｖｉ：入力信号電圧、ｖｈ
：保持電圧、ｖｄ：差電圧、Ｖｒｌ、Ｖｒ２：基準電圧
、Ｖ３．・ｖ４：比較器出力電圧、ｖＯ：検出出力電圧
。FIG. 1 is a circuit diagram showing a configuration as an embodiment of the present invention;
Figure 2 is a waveform diagram to explain the operation of Figure 1, Figure 3 is a conventional circuit diagram corresponding to Figure 1, and Figures 4 and 5 each explain the operation of Figure 3. FIG. 1: Peak hold circuit, Dl: Diode, C1: Capacitor, 2: Subtractor, 3, 4: Comparator, 5: Inverter, 6: EXOR gate, vi: Input signal voltage, vh
: holding voltage, vd: differential voltage, Vrl, Vr2: reference voltage, V3.・v4: Comparator output voltage, vO: Detection output voltage.
Claims (1)
記憶しこの記憶ピーク電圧を出力するピーク電圧検出手
段、 該記憶ピーク電圧と前記入力信号電圧との差電圧の大き
さが第１の所定電圧を上回ったことを検出して第１の検
出信号を出力する第１の比較手段、の各手段を備えた回
路において、 前記差電圧の大きさが前記第１の所定電圧より高い第２
の所定電圧を上回ったことを検出して第２の検出信号を
出力する第２の比較手段と、この第２の検出信号に基づ
いて前記記憶ピーク電圧をリセットするピーク電圧リセ
ット手段と、同じく前記第２の検出信号に基づいて前記
第１の検出信号を無効化する無効化手段と、を備えたこ
とを特徴とする電圧ピーク磁気検出回路。[Claims] 1) Peak voltage detection means for storing the peak voltage of a changing input signal voltage up to the present time and outputting the stored peak voltage, the magnitude of the voltage difference between the stored peak voltage and the input signal voltage. a first comparison means for detecting that the voltage exceeds the first predetermined voltage and outputting a first detection signal, wherein the magnitude of the difference voltage is equal to or greater than the first predetermined voltage. higher second
a second comparing means for detecting that the voltage has exceeded a predetermined voltage and outputting a second detection signal; and a peak voltage resetting means for resetting the memory peak voltage based on the second detection signal; A voltage peak magnetic detection circuit comprising: invalidating means for invalidating the first detection signal based on the second detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP270387A JPS63171371A (en) | 1987-01-09 | 1987-01-09 | Voltage peak time detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP270387A JPS63171371A (en) | 1987-01-09 | 1987-01-09 | Voltage peak time detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63171371A true JPS63171371A (en) | 1988-07-15 |
Family
ID=11536648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP270387A Pending JPS63171371A (en) | 1987-01-09 | 1987-01-09 | Voltage peak time detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63171371A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548947A (en) * | 1993-07-08 | 1996-08-27 | Thomas J. Lipton Co. | Apparatus and method for producing packets |
| US10483839B2 (en) | 2017-11-07 | 2019-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device, power conversion device, driving device, vehicle, and elevator |
| US10581316B2 (en) | 2017-06-26 | 2020-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device, power converting device, driving device, vehicle, and elevator |
-
1987
- 1987-01-09 JP JP270387A patent/JPS63171371A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548947A (en) * | 1993-07-08 | 1996-08-27 | Thomas J. Lipton Co. | Apparatus and method for producing packets |
| US10581316B2 (en) | 2017-06-26 | 2020-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device, power converting device, driving device, vehicle, and elevator |
| US10483839B2 (en) | 2017-11-07 | 2019-11-19 | Kabushiki Kaisha Toshiba | Semiconductor device, power conversion device, driving device, vehicle, and elevator |
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