JPS63170763A - Common bus control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
主制御装置と複数の従制御装置とを共通バスにより接続
する情報処理システムにおいて、従制御装置が主制御装
置に対してデータ転送する為に共通バスに送出するアド
レスが、各従制御装置の入出力アドレスの何れかに一致
した場合、主制御装置において入出力アドレス以外のア
ドレスに一時変換することにより、従制御装置の誤動作
を防止し、且つ従制御装置から主制御装置へのデータ転
速制御の融通性を向上する。[Detailed Description of the Invention] [Summary] In an information processing system in which a main control device and a plurality of slave control devices are connected via a common bus, the slave control device sends data to the common bus in order to transfer data to the main control device. If the address to be sent matches one of the input/output addresses of each slave control device, the main control device temporarily converts it to an address other than the input/output address to prevent malfunction of the slave control device and This improves the flexibility of data transfer control from the main controller to the main controller.
本発明は、主制御装置と複数の従制御装置とを共通バス
により接続する情報処理システムにおいて、従制御装置
が共通バスを経由して主制御装置で管理する全アドレス
領域に対しデータを転送可能とする共通バス制御方式に
関する。The present invention provides an information processing system in which a main controller and multiple slave controllers are connected via a common bus, in which the slave controllers can transfer data to all address areas managed by the master controller via the common bus. This invention relates to a common bus control method.
第３図は本発明の対象となる情報処理システムの一例を
示す図であり、第４図は従来ある共通バス制御方式の一
例を示す図であり、第５図は第３図および第４図におけ
るアドレス構成を例示する図であり、第６図は第３図に
おけるアドレス領域を例示する図である。FIG. 3 is a diagram showing an example of an information processing system to which the present invention is applied, FIG. 4 is a diagram showing an example of a conventional common bus control method, and FIG. 5 is a diagram showing an example of the conventional common bus control system. 6 is a diagram illustrating an address structure in FIG. 3, and FIG. 6 is a diagram illustrating an address area in FIG. 3.
第３図および第４図において、主記憶装置（ＭＭ）２は
チャネル制御装置（ＣＨＣ）３を介して共通バス６に接
続され、また複数の入出力装置５は複数の入出力制御装
置（ＩＯＣ）４を介して共通バス６に接続されている。3 and 4, a main memory (MM) 2 is connected to a common bus 6 via a channel controller (CHC) 3, and a plurality of input/output devices 5 are connected to a plurality of input/output controllers (IOC). ) 4 to a common bus 6.
チャネル制御装置３は、中央制御装置（ＣＣ）１からの
指示に基づき、主記憶装置２と入出力制御装置４との間
で、共通バス６を経由して、ダイレクトメモリアクセス
（以後ＤＭＡと称する）制御形式でデータ転送を実行さ
せる。The channel control device 3 performs direct memory access (hereinafter referred to as DMA) between the main storage device 2 and the input/output control device 4 via the common bus 6 based on instructions from the central control device (CC) 1. ) Cause data transfer to be performed in a controlled manner.
金主記憶装置２が１０２４キロ語の記憶容量を有し、メ
モリアドレスａ１は２０ビット構成（（ＯＯＯＯＯ）
Ｈ乃至（ＦＦＦＦＦ）ｕ ）（Ｃ）イは１６進表示を示
す）とする。The gold storage device 2 has a storage capacity of 1024 kilowords, and the memory address a1 has a 20-bit configuration ((OOOOOO)
H to (FFFFF)u) (C) A indicates hexadecimal display).
一方各入出力制御装置（ＩＯＣ）４および入出力装置５
には、１６ビット構成の入出力アドレスａｉ。（（００
００）Ｈ乃至（ＯＦＦＦ））ｌ）が付与されているもの
とする。On the other hand, each input/output control device (IOC) 4 and input/output device 5
has a 16-bit input/output address ai. ((00
00)H to (OFF))l) are assigned.
かかる場合に、共通バス６の中のアドレス転送用のアド
レスバス６ａは２０本のアドレス線から構成され、その
内入出力制御装置４を選択する入出力アドレスａｉい並
びにメモリアドレスａ、の下位１６ビット（基本アドレ
スａ。）を転送する１６本のアドレス線を基本アドレス
部５ａ、ｂと称し、メモリアドレスａ１の上位４ビット
（拡張アドレスａ６．）を転送する４本のアドレス線を
拡張アドレス部６ａｅと称する。In such a case, the address bus 6a for address transfer in the common bus 6 is composed of 20 address lines, of which the input/output address ai for selecting the input/output control device 4 and the lower 16 of the memory address a. The 16 address lines that transfer bits (basic address a.) are called basic address sections 5a and 5b, and the four address lines that transfer the upper 4 bits of memory address a1 (extended address a6.) are called an extended address section. It is called 6ae.
チャネル制御装置３がＤＭＡ転送制御の為の前処理とし
て、特定の入出力制御装置４にデータを転送する場合に
は、前処理制御回路（ＰＣ）３３からケーブルドライバ
３４を介してアドレスバス６ａの基本アドレス部６ａｂ
に、転送対象入出力制御装置４の入出力アドレスａｉｏ
を送出する。When the channel control device 3 transfers data to a specific input/output control device 4 as preprocessing for DMA transfer control, the data is transferred from the preprocessing control circuit (PC) 33 to the address bus 6a via the cable driver 34. Basic address section 6ab
, the input/output address aio of the input/output control device 4 to be transferred
Send out.
共通バス６に接続されている各入出力制御装置４におい
ては、アドレス照合回路（ＡＭＴ）４３がアドレスバス
６ａの基本アドレス部５ａｂを経由して転送される人出
力アドレスａｉｏをケーブルレシーバ４１を介して受信
すると、予め付与されている自装置の入出力アドレスａ
ｔｅ′と照合し、一致した場合には一致信号ｅをデータ
送受信回路（ＤＴＰ）４４に伝達し、データ転送に備え
る。In each input/output control device 4 connected to the common bus 6, an address matching circuit (AMT) 43 receives the human output address aio transferred via the basic address section 5ab of the address bus 6a via the cable receiver 41. When received, the input/output address a assigned in advance of the own device is
te', and if they match, a match signal e is transmitted to the data transmitting/receiving circuit (DTP) 44 to prepare for data transfer.
−万人出力制御装置４から主記憶装置２に対してＤＭＡ
制御方式によるデータ転送が開始されると、入出力制御
装置４から図示されぬ経路でアドレスバス６ａの基本ア
ドレス部６ａｂおよび拡張アドレス部５ａｅに、転送対
象領域のメモリアドレスａ、を送出する。- DMA from universal output control device 4 to main storage device 2
When data transfer by the control method is started, the memory address a of the transfer target area is sent from the input/output control device 4 to the basic address section 6ab and extended address section 5ae of the address bus 6a via a route not shown.
チャネル制御装置３においては、ＤＭＡ転送制御回路（
ＤＭＣ）３２がアドレスバス６ａを経由して転送される
メモリアドレスａ。をケーブルレシーバ３１および３１
′を介して受信するが、共通バス６に接続されている各
入出力制御装置４においては、前述と同様にアドレス照
合回路４３がアドレスバス６ａの基本アドレス部６ａｂ
を経由して転送されるメモリアドレスａＩ、１の下位１
６ビット（基本アドレスａ Ａｂ）のみを入出力アドレ
スａｉｏとしてケーブルレシーバ４１を介して受信し、
予め付与されている自装置の入出力アドレスａ１゜“と
照合し、一致した場合には一致信号ｅをデータ送受信回
路４４に伝達し、データ転送に備えることとなる。In the channel control device 3, a DMA transfer control circuit (
Memory address a to which DMC) 32 is transferred via address bus 6a. The cable receiver 31 and 31
', but in each input/output control device 4 connected to the common bus 6, the address verification circuit 43 receives the basic address part 6ab of the address bus 6a as described above.
Lower 1 of memory address aI, 1 transferred via
Receive only 6 bits (basic address a Ab) as input/output address aio via cable receiver 41,
It is compared with the input/output address a1°" of the device given in advance, and if they match, a match signal e is transmitted to the data transmitting/receiving circuit 44 to prepare for data transfer.
従って、第６図に示される主記憶装置２のアドレス領域
Ａ１の内、下位１２ビットが（０００）や乃至（ＦＦＦ
）Ｈとなる領域Ａ、。に対して人出力制御装置４からデ
ータ転送の為にメモリアドレスａ、を送出すると、チャ
ネル制御装置３のみならず入出力アドレスａｉ。が自装
置の入出力アドレスａｉ。°と一致した入出力制御装置
４も誤って起動されることとなる為、入出力制御装置４
から主記憶装置２の領域Ａ ｉ ６に対しては、データ
の転送を禁止している。Therefore, the lower 12 bits of the address area A1 of the main memory device 2 shown in FIG.
)H. When the human output control device 4 sends the memory address a for data transfer to the channel control device 3, the input/output address ai is sent to the channel control device 3 as well. is the input/output address ai of the own device. Since the input/output control device 4 that matches ° will also be activated by mistake, the input/output control device 4
Transfer of data to area A i 6 of main storage device 2 is prohibited.
以上の説明から明らかな如く、従来ある共通バス制御方
式においては、アドレスバス６ａに送出されるメモリア
ドレスａイの一部（基本アドレスａｎｂ）が、入出力制
御装置４に付与された入出力アドレスａｉ。と一致する
主記憶装置２の領域Ａ ｉ ６には、入出力制御装置４
からデータの転送が不可能となり、入出力制御装置４か
ら主記憶装置２に対するデータ転送が制約され、また一
旦転送可能領域へ転送した後、更に主記憶装置２内で格
納し直す等、転送制御も複雑となる問題点があった。As is clear from the above explanation, in the conventional common bus control system, a part of the memory address a (basic address anb) sent to the address bus 6a is the input/output address assigned to the input/output control device 4. ai. In the area A i 6 of the main storage device 2 that matches the input/output control device 4
, data transfer from the input/output control device 4 to the main storage device 2 is restricted, and transfer control such as once transferring to a transferable area and then re-storing it in the main storage device 2 There were also complications.
第１図は本発明の原理を示す図である。 FIG. 1 is a diagram showing the principle of the present invention.
第１図において、１００および２００は情報処理システ
ムを構成する主制御装置および複数の従制御装置、３０
０は主制御装置１００および各従制御装置２００を接続
する共通バスであり、主制御装置１００にて主記憶装置
のメモリアドレスとして割付けられている第一のアドレ
スの一部のビット群により各従制御装置２００に付与さ
れる第二のアドレスを構成するものとする。In FIG. 1, 100 and 200 are a main control device and a plurality of slave control devices that constitute an information processing system, and 30
0 is a common bus that connects the main controller 100 and each slave controller 200, and each slave It is assumed that this constitutes a second address given to the control device 200.
４００は、本発明により主制御装置１００内に設けられ
たアドレス判定手段４００である。Reference numeral 400 denotes address determination means 400 provided within the main control device 100 according to the present invention.
５００は、本発明により主制御装置１００内に設けられ
た論理値反転手段である。500 is a logical value inverting means provided in the main controller 100 according to the present invention.
アドレス判定手段４００は、 従制御装置２００から共
通バス（３００）を経由して伝達される第一のアドレス
の一部のビット群を、各第二のアドレス領域内に位置す
るか否かを監視する。The address determination means 400 monitors whether or not a part of the bit group of the first address transmitted from the slave control device 200 via the common bus (300) is located within each second address area. do.
論理値反転手段５００は、アドレス判定手段４００が一
部のビット群が第二のアドレス領域内に位置しているこ
とを検出した場合に、一部のビット群内の所定の１ビッ
トの論理値を反転し、何れの第二のアドレスとも異なる
アドレスに変換する。The logical value inverting means 500 changes the logical value of a predetermined 1 bit in the partial bit group when the address determining means 400 detects that the partial bit group is located in the second address area. is inverted and converted into an address different from any second address.
また論理値反転手段５００は、一部のビットの論理値を
反転した場合に、主制御装置１００内にある共通バス３
００から伝達されるアドレスを受信するアドレス受信部
６００に通知する。Furthermore, when the logical value of some bits is inverted, the logical value inverting means 500 controls the common bus 3 in the main control device 100.
The address receiving unit 600 that receives the address transmitted from 00 is notified.
従って、各従制御装置２００から主制御装置１００でメ
モリアドレスとして割付けられている総ての第一のアド
レスを送出しても、従制御装置２００が誤起動する恐れ
が無くなり、従制御装置２００から主制御装置１００に
対するデータ転送の融通性が向上し、また転送制御も単
純化される。Therefore, even if all the first addresses assigned as memory addresses in the main control device 100 are sent from each slave control device 200, there is no risk of the slave control device 200 erroneously starting. The flexibility of data transfer to the main controller 100 is improved, and transfer control is also simplified.
以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例による共通バス制御方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。また対象とする情報処理システムは第３図の通
りとし、またアドレス構成およびアドレス領域は、それ
ぞれ第５図および第６図に示す通りとする。FIG. 2 is a diagram illustrating a common bus control scheme according to an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures. The target information processing system is as shown in FIG. 3, and the address structure and address area are as shown in FIGS. 5 and 6, respectively.
第２図においては、主制御装置１００としてチャネル制
御装置（ＣＨＣ）３が、従制御装置２００として入出力
制御装置（ＩＯＣ）４が示され、更にチャネル制御装置
３内には、アドレス判定手段４００としてアドレス判定
回路（ＡＤＴ）３５が、論理値反転手段５００としてゲ
ート３６および３７が設けられている。In FIG. 2, a channel control device (CHC) 3 is shown as the main control device 100, an input/output control device (IOC) 4 is shown as the slave control device 200, and an address determination means 400 is shown in the channel control device 3. An address determination circuit (ADT) 35 is provided as a logic value inversion means 500, and gates 36 and 37 are provided as a logic value inversion means 500.
第２図において、チャネル制御装置３が特定の入出力制
御装置４にデータを転送する場合には、前述と同様に前
処理制御回路（ＰＣ）３３からゲート３７およびケーブ
ルドライバ３４を介してアドレスバス６ａの基本アドレ
ス部５ａｂに、転送対象入出力制御装置４の入出力アド
レスａｉｏを送出し、各入出力制御装置４内のアドレス
照合回路（ＡＭＴ）４３がアドレスバス６ａの基本アド
レス部６ａｂを経由して転送される入出力アドレスａｉ
。を自装置の入出力アドレスａ１゜°と照合し、一致し
た場合には一致信号ｅをデータ送受信回路（ＤＴＲ）４
４に伝達し、ＤＭＡ制御によるデータ転送に備える。In FIG. 2, when the channel control device 3 transfers data to a specific input/output control device 4, the data is transferred from the preprocessing control circuit (PC) 33 to the address bus via the gate 37 and the cable driver 34 as described above. The input/output address aio of the input/output control device 4 to be transferred is sent to the basic address section 5ab of the address bus 6a, and the address matching circuit (AMT) 43 in each input/output control device 4 passes through the basic address section 6ab of the address bus 6a. input/output address ai to be transferred
. is compared with the input/output address a1° of the own device, and if they match, a match signal e is sent to the data transmitting/receiving circuit (DTR) 4.
4 to prepare for data transfer under DMA control.
一方入出力制御装置４から主記憶装置（ＭＭ）２に対し
てＤＭＡ制御方式によるデータ転送が開始されると、入
出力制御袋Ｗ４から図示されぬ経路でアドレスバス６ａ
の基本アドレス部５ａｂおよび拡張アドレス部５ａｅに
、転送対象領域のメモリアドレスａ、を送出する。On the other hand, when data transfer is started from the input/output control device 4 to the main memory (MM) 2 using the DMA control method, the address bus 6a is transferred from the input/output control bag W4 to the address bus 6a via a route (not shown).
The memory address a of the transfer target area is sent to the basic address section 5ab and extended address section 5ae.
チャネル制御装置３においては、ＤＭＡ転送制御回路（
ＤＭＣ）３２がアドレスバス６ａを経由して転送される
メモリアドレスａ、をケーブルレシーバ３１および３１
′を介して受信すると共に、基本アドレス部６ａｂを経
由して伝達される基本アドレスａｆｆｉｂは、共通バス
６に接続された入出力制御装置４のアドレス判定回路３
５にも伝達される。なおりＭＡ転送制御回路３２は、Ｄ
ＭＡ！ｌＪ？ＩＩ方式によるデータ転送が行われている
間、アドレス判定回路３５に対して伝達するＤＭＡ転送
中表示信号ｔを論理“１”に設定する。In the channel control device 3, a DMA transfer control circuit (
DMC) 32 transfers memory address a, which is transferred via address bus 6a, to cable receivers 31 and 31.
The basic address affib, which is received via the basic address section 6ab and transmitted via the basic address section 6ab, is sent to the address determination circuit 3 of the input/output control device 4 connected to the common bus 6.
5 is also transmitted. The MA transfer control circuit 32
MA! LJ? While the data transfer according to the II method is being performed, the DMA transfer in progress display signal t transmitted to the address determination circuit 35 is set to logic "1".
アドレス判定回路３５は、受信した基本アドレスバスｂ
を、各入出力制御装置４に付与されている入出力アドＬ
ｚ、Ｚ、ａ、。（（００００）ｕ乃至（ＯＦＦＦ）＋（
）の領域内に位置するか否かを監視し、入出力アドレス
ａｉ。の領域内に位置する場合は、ゲート３６に伝達す
る判定信号ｄを論理“１”に設定すると共に、ＤＭＡ転
送制御回路３２に伝達する禁止信号ｉを論理“１”に設
定する。入出力制御装置４の要求により、チャネル制御
装置３ののＤＭＡ制御回路３２が起動されると、ＤＭＡ
転送制御回路３２からゲート３６に対して伝達されるア
ドレス送出タイミング信号Ｓは論理′１”に設定されて
いる為、ゲート３６から出力される論理値反転信号ｒは
論理“１”に設定され、ゲート３７およびケーブルドラ
イバ３４を介して基本アドレス部６ａｂの最上位アドレ
ス線に送出される。The address determination circuit 35 receives the basic address bus b.
, the input/output address L given to each input/output control device 4
Z, Z, a,. ((0000)u to (OFF)+(
) is located within the area of the input/output address ai. , the determination signal d transmitted to the gate 36 is set to logic "1", and the inhibition signal i transmitted to the DMA transfer control circuit 32 is set to logic "1". When the DMA control circuit 32 of the channel control device 3 is activated in response to a request from the input/output control device 4, the DMA control circuit 32 of the channel control device 3 is activated.
Since the address sending timing signal S transmitted from the transfer control circuit 32 to the gate 36 is set to logic '1', the logic value inversion signal r output from the gate 36 is set to logic '1'. It is sent to the most significant address line of basic address section 6ab via gate 37 and cable driver 34.
その結果入出力制御装置４からアドレスバス６ａに送出
中のメモリアドレスａ、１１の内、基本アドレス部６ａ
ｂを経由して他の入出力制御装置４に伝達されている基
本アドレスａ＋＃ｂは、（００００）Ｈ乃至（ＯＦＦＦ
）Ｈから（８０００）工乃至［８ＦＦＦ］Ｈに変換され
ることとなり、何れの入出力制御装置４においてもアド
レス照合回路４３が一致信号ｅを出力せず、データ送受
信回路４４を誤起動させる恐れは無くなる。As a result, among the memory addresses a and 11 being sent from the input/output control device 4 to the address bus 6a, the basic address part 6a
The basic address a+#b transmitted to other input/output control devices 4 via b is (0000)H to (OFF
)H to (8000) to [8FFF]H, and there is a risk that the address verification circuit 43 of any input/output control device 4 will not output the match signal e, causing the data transmission/reception circuit 44 to be erroneously activated. disappears.
なお同時にＤＭＡ転送制御回路３２に伝達されるメモリ
アドレスａ１の基本アドレスａｌｌｂも、（００００）
ｗ乃至（ＯＦＦＦ）Ｈから〔８０００〕□乃至（８ＦＦ
Ｆ）ｏに変換されているが、ＤＭＡ転送制御回路３２は
アドレス判定回路３５から禁止信号ｉを受信している場
合には、受信するメモリアドレスａｌｌの基本アドレス
ａｌｌｂが〔００００）ｎ乃至（ＯＦＦＦ）、ｌから（
８０００）□乃至（８ＦＦＦ）Ｉ＋に変換されているも
のと見做し、元の基本アドレスａ、ｂ（００００）Ｈ乃
至（ＯＦＦＦ）ｕに復元してデータ転送制御を実行する
。At the same time, the basic address allb of the memory address a1 transmitted to the DMA transfer control circuit 32 is also (0000).
w~(OFF)H to [8000]□~(8FF
F) o, but if the DMA transfer control circuit 32 receives the prohibition signal i from the address determination circuit 35, the basic address allb of the received memory address all is [0000)n to (OFF ), l to (
Assuming that the addresses have been converted to 8000)□ to (8FFF)I+, data transfer control is executed by restoring the original basic addresses a, b (0000)H to (OFF)u.
データ転送が終了すると、ＤＭＡ転送制御回路３２はア
ドレス判定回路３５に伝達するＤＭＡ転送中表示信号ｔ
を論理“１”から論理“０”に変更すると共に、アドレ
ス送出タイミング信号Ｓを論理“０”に設定する。When the data transfer is completed, the DMA transfer control circuit 32 transmits the DMA transfer indication signal t to the address determination circuit 35.
is changed from logic "1" to logic "0", and the address sending timing signal S is set to logic "0".
アドレス判定回路３５は、ＤＭＡ転送制御回路３２から
伝達されるＤＭＡ転送中表示信号ｔが論理“０”に変化
すると、ゲート３６に送出中の判定信号ｄを論理“１”
から論理“０”に変更する。When the DMA transfer display signal t transmitted from the DMA transfer control circuit 32 changes to logic "0", the address judgment circuit 35 changes the judgment signal d being sent to the gate 36 to logic "1".
to logic “0”.
その結果ゲート３６から基本アドレス部５ａｂの最上位
アドレス線に送出される論理値反転信号ｒも論理“１”
から論理“０”に戻される。As a result, the logic value inversion signal r sent from the gate 36 to the most significant address line of the basic address section 5ab is also logic "1".
is returned to logic "0".
以上の説明から明らかな如く、本実施例によれば、主記
憶装置２に対してデータを転送する入出力制御装置４が
送出するメモリアドレスａ１の基本アドレスａ。が、入
出力制御装置４に付与されている入出力アドレスａｉｏ
°と一致する場合には、チャネル制御装置３において入
出力アドレスａｉ。As is clear from the above description, according to this embodiment, the basic address a of the memory address a1 sent by the input/output control device 4 that transfers data to the main storage device 2. is the input/output address aio assigned to the input/output control device 4
If it matches the input/output address ai in the channel control device 3.
以外のアドレスに変換されて他の入出力制御装置４に伝
達される為、入出力制御装置４の誤動作が防止される。Since the input/output control device 4 is converted into a different address and transmitted to the other input/output control device 4, malfunction of the input/output control device 4 is prevented.
なおチャネル制御装置３自身は、入出力制御装置４が送
出したメモリアドレスａ。の、変更された１ビットをＤ
ＭＡ制御回路３２で復元して使用する為、領域Ａ！。に
対するデータ転送が誤り無く実行される。Note that the channel control device 3 itself uses the memory address a sent by the input/output control device 4. , the changed 1 bit is D
Area A! is restored and used by the MA control circuit 32! . data transfer is performed without error.
なお、第２図、第３図、第５図および第６図はあく迄本
発明の一実施例に過ぎず、例えば論理値反転信号ｒは基
本アドレス部５ａｂの最上位アドレス線に送出されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない。また
本発明の対象となる情報処理システム、アドレス構成並
びにアドレス領域は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。Note that FIGS. 2, 3, 5, and 6 are merely examples of the present invention; for example, the logical value inversion signal r is sent to the most significant address line of the basic address section 5ab. Although the present invention is not limited to this and many other modifications may be considered, the effects of the present invention remain the same in any case. Further, the information processing system, address structure, and address area to which the present invention is applied are not limited to those shown in the drawings, and many other modifications may be considered, but the effects of the present invention will not be affected in any case. does not change.
以上、本発明によれば、前記情報処理システムにおいて
、各従制御装置から主制御装置においてメモリアドレス
として割付けられている総ての第一のアドレスを送出し
ても、従制御装置が誤動作する恐れが無くなり、従制御
装置から主制御装置に対するデータ転送の融通性が向上
し、また転送制御も単純化される。As described above, according to the present invention, in the information processing system, even if all the first addresses assigned as memory addresses in the main control device are sent from each slave control device, there is a risk that the slave control devices will malfunction. The flexibility of data transfer from the slave control device to the main control device is improved, and transfer control is also simplified.
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による共通バス制御方式を示す図、第３図は本発明
の対象となる情報処理システムの一例を示す図、第４図
は従来ある共通バス制御方式の一例を示す図、第５図は
第３図および第４図におけるアドレス構成を例示する図
、第６図は第３図におけるアドレス領域を例示する図で
ある。
図において、１は中央制御装置（ＣＣ） 、２は主記憶
装置（ＭＭ） 、３はチャネル制御装置（ＣＨＣ）、４
は入出力制御装置（ＩＱＣ） 、５は入出力装置、６お
よび３００は共通バス、６ａはアドレスバス、５ａｂは
基本アドレス部、５ａｅは拡張アドレス部、６Ｃは制御
信号バス、３１．３１′、４１および４２はケーブルレ
シーバ、３２はＤＭＡ転送制御回路（ＤＭＣ） 、３３
は前処理制御回路（ＰＣ）、３４はケーブルドライバ、
３５はアドレス判定回路（ＡＤＴ） 、３６および３７
はゲート、４３はアドレス照合回路（ＡＭＴ）、４４は
データ送受信回路（ＤＴＰ） 、１００は主仝００
本発明の原理図
第 １ 日
木発「Ｈの対文とは３ｔｆ青十艮想理フ人テム第 ３
耐
−二一一
唄
アトしス蔓ｐＮ
卒５ 叫
阜３ 凹ＩＣ’３’ｌ’７３？ドしス、Ｇ１１に峯６
叫FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing a common bus control method according to an embodiment of the present invention, and FIG. 3 is a diagram showing an example of an information processing system to which the present invention is applied. FIG. 4 is a diagram illustrating an example of a conventional common bus control system, FIG. 5 is a diagram illustrating the address structure in FIGS. 3 and 4, and FIG. 6 is a diagram illustrating the address area in FIG. 3. be. In the figure, 1 is the central controller (CC), 2 is the main memory (MM), 3 is the channel controller (CHC), and 4 is the main memory (MM).
is an input/output control device (IQC), 5 is an input/output device, 6 and 300 are a common bus, 6a is an address bus, 5ab is a basic address section, 5ae is an extended address section, 6C is a control signal bus, 31.31', 41 and 42 are cable receivers, 32 is a DMA transfer control circuit (DMC), 33
is a preprocessing control circuit (PC), 34 is a cable driver,
35 is an address determination circuit (ADT), 36 and 37
is the gate, 43 is the address matching circuit (AMT), 44 is the data transmitting/receiving circuit (DTP), 100 is the main character. Hitem 3rd
Tai-211 Uta Shisu Tsuri pN Graduation 5 Shoutu 3 Concave IC'3'l'73? Doshisu, Mine 6 in G11
scream
Claims (1)
とを共通バス（３００）により接続し、前記主制御装置
（１００）にて主記憶装置のメモリアドレスとして割付
けられている第一のアドレスの一部のビット群により前
記各従制御装置（２００）に付与される第二のアドレス
を構成する情報処理システムにおいて、 前記主制御装置（１００）内に、前記従制御装置（２０
０）から前記共通バス（３００）を経由して伝達される
前記第一のアドレスの前記一部のビット群が前記各第二
のアドレス領域内に位置することを監視するアドレス判
定手段（４００）と、該アドレス判定手段（４００）が
、前記一部のビット群が前記第二のアドレス領域内に位
置することを検出した場合に、前記一部のビット群内の
所定の１ビットの論理値を反転して何れの前記第二のア
ドレスとも異なるアドレスに変換する論理値反転手段（
５００）とを設け、 該論理値反転手段（５００）が前記一部のビット群内の
所定の１ビットの論理値を反転したことを、前記主制御
装置（１００）内にある前記共通バス（３００）から伝
達されるアドレスを受信するアドレス受信部（６００）
に通知することを特徴とする共通バス制御方式。[Claims] A main control device (100) and a plurality of slave control devices (200)
are connected by a common bus (300), and each of the slave control devices (200) is connected by a bit group of a part of the first address assigned as a memory address of the main storage device in the main control device (100). In the information processing system that configures the second address assigned to the main control device (100), the slave control device (20
Address determination means (400) for monitoring whether the partial bit group of the first address transmitted from 0) via the common bus (300) is located within each of the second address areas. and when the address determination means (400) detects that the partial bit group is located within the second address area, the logical value of a predetermined 1 bit in the partial bit group is determined. logical value inverting means (
500), and the common bus (500) in the main control device (100) indicates that the logical value inverting means (500) has inverted the logical value of a predetermined 1 bit in the partial bit group. an address receiving unit (600) that receives an address transmitted from (300);
A common bus control method characterized by notifying.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002682A JPH0823857B2 (en) | 1987-01-09 | 1987-01-09 | Common bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002682A JPH0823857B2 (en) | 1987-01-09 | 1987-01-09 | Common bus control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170763A true JPS63170763A (en) | 1988-07-14 |
| JPH0823857B2 JPH0823857B2 (en) | 1996-03-06 |
Family
ID=11536065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002682A Expired - Lifetime JPH0823857B2 (en) | 1987-01-09 | 1987-01-09 | Common bus control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823857B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127641A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Adaptor device |
-
1987
- 1987-01-09 JP JP62002682A patent/JPH0823857B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127641A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Adaptor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823857B2 (en) | 1996-03-06 |
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