JPS63169141A - Transmission error detection circuit - Google Patents
Transmission error detection circuitInfo
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- JPS63169141A JPS63169141A JP31311086A JP31311086A JPS63169141A JP S63169141 A JPS63169141 A JP S63169141A JP 31311086 A JP31311086 A JP 31311086A JP 31311086 A JP31311086 A JP 31311086A JP S63169141 A JPS63169141 A JP S63169141A
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
この発明は、デジタル伝送装置に関し、とくに伝送系を
介して送られてきたデジタル信号の伝送誤りを受信側に
おいて検出する回路に関する。The present invention relates to a digital transmission device, and more particularly to a circuit that detects, on a receiving side, a transmission error in a digital signal sent via a transmission system.
デジタル信号を伝送系を介して送る場合、その伝送系が
長い場合や、周囲に電磁ノイズの発生源などがある場合
、波形歪や誘導ノイズのために伝送誤りを生じることが
ある。
そこで、従来より、たとえばパリティチェックのように
伝送する信号の符号形式を工夫するなどのソフトウェア
による対策がなされてきた。When transmitting digital signals via a transmission system, if the transmission system is long or if there are sources of electromagnetic noise nearby, transmission errors may occur due to waveform distortion or induced noise. So far, countermeasures have been taken using software, such as devising the code format of the signal to be transmitted, such as parity checking.
しかし、上記のパリティチェックのようなソフ1へウェ
ア上の対策では、コード化されていない信号については
適用できず、限界がある。
この発明は、ソフトウェアによらず、オン・オフのデジ
タル信号そのものから直接伝送誤りを検出することがで
き、コード化されていない信号にも有効な、伝送誤り検
出回路を提供することを目的とする。However, software-based countermeasures such as the parity check described above cannot be applied to uncoded signals and have limitations. An object of the present invention is to provide a transmission error detection circuit that can detect transmission errors directly from the on/off digital signal itself without using software, and is also effective for uncoded signals. .
この発明による伝送誤り検出回路は、受信したデジタル
信号の遅延した逆論理信号を作る遅延・反転回路と、該
遅延・反転回路の出力信号と、もとの受信したデジタル
信号とを比較する比較回路と、該比較回路の出力信号の
周期性を判別する回路とを有する。The transmission error detection circuit according to the present invention includes a delay/inversion circuit that generates a delayed inverse logic signal of a received digital signal, and a comparison circuit that compares the output signal of the delay/inversion circuit with the original received digital signal. and a circuit for determining periodicity of the output signal of the comparison circuit.
遅延・反転回路で受信したデジタル信号の遅延した逆論
理信号を作り、これともとの受信デジタル信号とを比較
すれば、受信デジタル信号の立ち上がりまたは立ち下が
りタイミングを表す信号を得ることができる。
一方、デジタル信号は、オン(H: High)とオフ
(L :Low)との組合せにより構成される信号であ
り、オンやオフが続いたとしてもその期間は基本周期の
整数倍となっており、周期性が認められる。
そこで、上記の、受信したデジタル信号の立ち上がりま
たは立ち下がりタイミングを表す信号の周期性を監視す
れば、周期的な場合には誤りがなく、周期性が乱れてい
るときには誤りがある、という判別が可能である。By creating a delayed inverse logic signal of the received digital signal in a delay/inversion circuit and comparing this signal with the original received digital signal, a signal representing the rising or falling timing of the received digital signal can be obtained. On the other hand, a digital signal is a signal composed of a combination of on (H: High) and off (L: Low), and even if it continues to be on or off, the period is an integral multiple of the fundamental period. , periodicity is observed. Therefore, by monitoring the periodicity of the signal that represents the rising or falling timing of the received digital signal, it is possible to determine that there is no error if it is periodic, and that there is an error if the periodicity is disturbed. It is possible.
第1図において、伝送系などを通して受信された信号は
、逆論理回路1により反転される。その後遅延回路2に
よって多少時間的に遅延され、AND回路3に入力され
る。このAND回路3の他方の入力端子には受信信号が
そのまま入力されており、これら両人力信号のAND条
件が検出される。このAND回路3の出力信号はモニタ
ー装置4に送られて、その周期性の判別がなされる。
つぎに第2図の波形図を参照しながら、動作について説
明する。まず、受信した信号が第2図Aのようであった
とする(なお、この信号はHかしかのデジタル信号であ
るが、伝送されることによって図に示すようになまった
波形となっているものとする)。これが逆論理回路1を
通ることにより反転されて第2図Bのようになる。そし
て、遅延回路2で遅延させられて第2図Cのようになる
。
もとの受信信号(第2図A)と、反転・遅延させられた
信号(第2図C)とのAND条件がAND回路3でとら
れ、AND条件が満たされたときに出力信号が第2図り
のように生じる。したがって、AND回路3の出力パル
ス(第2図D)は、受信信号の立ち上がり部分に応じて
発生することになり、立ち上がりタイミングを表すもの
となる。
ところで、送信側において送信したデジタル信号は、オ
ン・オフの繰り返しで構成されており、オンまたはオフ
が幾つも続いたとしても基本的に周期的なものとなって
いるはずである。そこで、AND回路3からの出力パル
スも、ノイズなどがない場合には、周期的なものとなり
、図に示すように時間Tの整数倍となる。これに対して
、ノイズ成分が点線のように受信された場合には、この
ノイズ成分の立ち上がりに対応してAND回路3から出
力パルスが生じるので、この出力パルスの周期性は乱れ
ることになる。
従って、モニター装置4によって、AND回路3の出力
パルスの周期性を監視し、周期Tの整数倍となっていな
いパルスが現れたとき伝送誤りがあったと判別できる。
そして、このように伝送誤りがあったと判別されたとき
、モニター装置4から警報信号が発生する。
なお、ここでは伝送誤りを検出するためにAND回路3
の出力パルスを利用しているが、このAND回路3の出
力パルスはタイミング信号としても利用できる。In FIG. 1, a signal received through a transmission system or the like is inverted by an inverse logic circuit 1. In FIG. Thereafter, the signal is delayed somewhat by the delay circuit 2 and input to the AND circuit 3. The received signal is input as is to the other input terminal of the AND circuit 3, and the AND condition of these two human input signals is detected. The output signal of this AND circuit 3 is sent to a monitor device 4, and its periodicity is determined. Next, the operation will be explained with reference to the waveform diagram in FIG. First, let's assume that the received signal is as shown in Figure 2 A (note that this signal is a digital signal of H scarecrow, but as a result of being transmitted, it has a distorted waveform as shown in the figure). ). This is inverted by passing through the inverse logic circuit 1 and becomes as shown in FIG. 2B. The signal is then delayed by the delay circuit 2 and becomes as shown in FIG. 2C. The AND condition of the original received signal (Fig. 2A) and the inverted/delayed signal (Fig. 2C) is taken by the AND circuit 3, and when the AND condition is satisfied, the output signal is 2 It occurs as shown in the diagram. Therefore, the output pulse of the AND circuit 3 (FIG. 2D) is generated in response to the rising edge of the received signal, and represents the rising timing. Incidentally, the digital signal transmitted on the transmitting side is composed of repeated on/off cycles, and should basically be periodic even if the on/off cycle continues several times. Therefore, the output pulse from the AND circuit 3 is also periodic in the absence of noise, and is an integral multiple of the time T as shown in the figure. On the other hand, when a noise component is received as shown by the dotted line, an output pulse is generated from the AND circuit 3 in response to the rising edge of this noise component, and the periodicity of this output pulse is disturbed. Therefore, the periodicity of the output pulses of the AND circuit 3 is monitored by the monitor device 4, and when a pulse whose period is not an integral multiple of T appears, it can be determined that a transmission error has occurred. When it is determined that there is a transmission error in this way, the monitor device 4 generates an alarm signal. Note that here, AND circuit 3 is used to detect transmission errors.
The output pulse of this AND circuit 3 can also be used as a timing signal.
この発明の伝送誤り検出回路は、ソフI・ウェアによら
ず、オン・オフのデジタル信号そのものから直接、且つ
直ちに伝送誤りを検出することができる。ハード的な構
成で伝送誤りを検出するので、コード化されていない信
号にも有効である。The transmission error detection circuit of the present invention can directly and immediately detect transmission errors from the on/off digital signal itself, regardless of software I/ware. Since transmission errors are detected using a hardware configuration, it is also effective for uncoded signals.
第1図はこの発明の一実施例のブロック図、第2図は第
1図の各部の信号波形図である。
1・・・逆論理回路、2・・・遅延回路、3・・・AN
D回路、4・・・モニター装置。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a signal waveform diagram of each part of FIG. 1. 1... Inverse logic circuit, 2... Delay circuit, 3... AN
D circuit, 4...monitor device.
Claims (1)
る遅延・反転回路と、該遅延・反転回路の出力信号と、
もとの受信したデジタル信号とを比較する比較回路と、
該比較回路の出力信号の周期性を判別する回路とを有す
る伝送誤り検出回路。(1) A delay/inversion circuit that generates a delayed inverse logic signal of a received digital signal, and an output signal of the delay/inversion circuit;
a comparison circuit that compares the original received digital signal;
a transmission error detection circuit comprising: a circuit for determining periodicity of an output signal of the comparison circuit;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31311086A JPS63169141A (en) | 1986-12-30 | 1986-12-30 | Transmission error detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31311086A JPS63169141A (en) | 1986-12-30 | 1986-12-30 | Transmission error detection circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63169141A true JPS63169141A (en) | 1988-07-13 |
Family
ID=18037264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31311086A Pending JPS63169141A (en) | 1986-12-30 | 1986-12-30 | Transmission error detection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63169141A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03104355A (en) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | Reception circuit for fs carrier transmission system |
-
1986
- 1986-12-30 JP JP31311086A patent/JPS63169141A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03104355A (en) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | Reception circuit for fs carrier transmission system |
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