JPS63164621A - 基準電圧発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高精度、高分解能のアナログ−デジタル変換器
（以下ＡＤＣ）等における基準電圧発生装置に関するも
のである。以下ＡＤＣについて説明する。

従来の技術 ＡＤＣ，特にビデオ信号用のＡＤＣにおいては。

高速性が要求されるために並列型ＡＤＣが主流となって
いる。この並列型ＡＤＣでは各々の比較器に基準電圧を
与えるためにＡＩ等で基準抵抗を形成しているが、１０
ビット以上のＡＤＣでは、高分解能、高精度を実現する
ために補正抵抗を設ける必要がある。従来の補正抵抗を
有する並列型ＡＤＣのブロック図を第４図に示す。基準
抵抗１（’１〜”１０２３）　　はＡ４　、補正抵抗２
（Ｒ１−Ｒ９）はボロンをイオン注入した多結晶シリコ
ンで形成されている。１０ピツ）ＡＤＣにおいては１０
２４個の比較器３（Ｃ１〜Ｃ１゜２４）　が必要とされ
るわけであるが、その各々に基準抵抗１から微小電流が
流れ込むため忙、第６図に示すように実際に比較器３に
与えられる電位が理想電位からずれ誤差が生じる。そこ
で基準抵抗１の任意の点、たとえば６４個めあるいは１
２８個めごとに補正抵抗２から電位を与え、第６図に示
すように補正をしている。ところが補正抵抗２自体にも
膜厚バラツキによる非線形誤差が生じ、実際には第７図
のようにトータルの非線形誤差が大きくなる場合がよく
。

ある。

発明が解決しようとする問題点 このような従来の補正抵抗を有する並列型ＡＤＣにおい
ては、誤差を生じる要因として基準抵抗から比較器への
入力電流以外に、基準抵抗のＡｌの膜厚バラツキ、補正
抵抗の多結晶シリコンの膜厚バラツキ等があシ、それは
蒸着あるいはデボ装置に依存している。たとえばＡＤＣ
の非線形誤差を十−！−ＬＳＢに抑えるためには、多結
晶シリコンの膜厚バラツキをチップ内で±０．４％に抑
える必要があるが非常に難しい。また基準抵抗と補正抵
抗がそれぞれ別の材料によ多形成されているために、膜
厚バラツキによる誤差をあらかじめ予測し、それを回路
的に補正することも困難：Ｃある。

本発明はかかる点に鑑みてなされたもので、装置の改良
あるいは補正の几めに回路を増やすことなく、非線形誤
差の小さい高分解能、高精度のＡＤＣ等に用いる基準電
圧発生装置を提供することを目的としている。

問題点を解決するだめの手段 本発明は上記問題点を解決するために、基準抵抗と補正
抵抗を同一の材料たとえばＡｔで形成し、さらに基準抵
抗と補正抵抗の電流の向きが逆になるようにすることに
より、基準抵抗及び補正抵抗に使用している材料の膜薄
バラツキにより生じる非線形誤差を最小にしようとする
ものである。

作　　用 本発明は上記のようＫ、基準抵抗と補正抵抗を同一の材
料で形成しているために、その膜厚バラツキの傾向がチ
ップ内で同一となり、さらに基準抵抗及び補正抵抗を流
れる電流の向きがチップ内で逆向きになるようにしてい
るために、たとえば、チップの左から右に向かって膜厚
が減少している場合、基準抵抗においては、左から右に
向かって抵抗が増加するが、補正抵抗では逆に右から左
に向かって抵抗が増加することになり、材料の膜厚バラ
ツキによる非線形誤差を最小にすることができる。

実施例 第１図は本発明の補正抵抗を有する並列型ＡＤＣのブロ
ック図である。基準抵抗１と補正抵抗２を同一の材料比
とえばＡｌ蒸着膜によシ同時に形成する。さらに基準抵
抗１に流れる電流の向きと、補正抵抗２に流れる電流の
向きが逆になるように電圧を印加する。たとえば第２図
に実際のチップ上での基準抵抗１と補正抵抗２のレイア
ウト及びそれらの接続の方法の模式図を示す。基準抵抗
１においてはチップの左側が高電位になるようにし、電
流がチップの左から右に流れるようにする。一方、補正
抵抗２においてはチップの右側が高電位になるようにし
、電流がチップの右から左に流れるようにする。当然の
ことながら基準抵抗１と補正抵抗２の最高電位同士及び
最低電位同士は同電位となるように接続する。補正抵抗
２を９ブロツクに分割し、８ケ所からタップ４ｔ−取シ
出し、タップ４の番号を高電位側からＴＯ，Ｔ１．Ｔ２
．Ｔ３゜Ｔ４．Ｔ、、Ｔ６．Ｔ７．Ｔ８．Ｔ９　とする
。Ｒ２−Ｒ７の抵抗値はＲ１左側Ｒ９及び右端Ｒ１の抵
抗値はｉとなるようにする。１０ビツトＡＤＣの場合、
基準抵抗１は１０２３個に等分割されるが、その各々の
抵抗の番号を高電位側からｒ、〜ｒ、。２３とする。タ
ップＴ、を基準抵抗１の”６４　　とＴ６６の間に、タ
ップＴ２をＴ１９゜とｒ、９３の間に、タップＴ３をｒ
３□。とｒ３□、の間に、タップＴ４ｔ−ｒ４４８とＴ
４４９の間圧、タップ”５”Ｔ５７６と”５７７の間に
、タップ”６”Ｔ７０４とＴ７゜６の間に、夕・ンプＴ
　をｒ　　とｒ　　の間に、タップＴ８を”９６゜とＴ
９６．の間にそれぞれ第２Ａｌ配線等で接続する。

抗の抵抗値をＲｎ　とすると、基準抵抗と補正抵抗は第
３図のような等何回路で表わすことができる抵抗はｒ　
、＝ｒ　ｓ　＝Ｒ、＝Ｒｓ　＝、、　ｅ”２＝　ｒａ＝
　”４＝　ｒｓ＝　’ｅ＝　ｒ７＝　ｒ８＝Ｒ２＝Ｒ３
＝Ｒ４＝Ｒ５＝Ｒ８＝’７＝”８＝Ｒとなるように設計
されている。今Ａｌ膜の膜厚がチップの左側から右側に
向けて一様に増力口している場合を考えると、明らかに
ｒ　、／Ｒｓ　”　ｒ　９／）ｌ　、。

ｒ　２／Ｒ８＝　ｒ　８／Ｒ２，ｒ　３／Ｒ７＝　ｒ　
７／Ｒａ、　ｒ４／Ｒ６＝ｒｔ４である。また、Ａｌ膜
の増加によシ各タップ間の抵抗の抵抗値がａチ減少した
とすると、ｉｎｍ！Ｈ−１（’　−＊　００　）　ｍ　
Ｒ，＝ＲＢ−１（’　−＊　ｏｏ　）となる。

Ｔ　とＴ　間の抵抗値とＴ３と１４間の抵抗値の差につ
いて考える。ｒ　２＝１２”Ｒとするとｒ３””２（１
１００”””’−１００）Ｒ７＝１２（１−、Ｈ石）＝
Ｒ（１−１００）（１（ゐ（１鴎給）同様に ｒ４＝ｒ２（１−１ｏｏ　）　”Ｒ（’　−１００’Ｒ
６＝Ｒ２（１−る）　＝Ｒ（１−函）■、■よシ隣り合
ったタップ間の抵抗値の変化分は、 となる。ここでａ＝１％とすると、 となシ、ｓｂ合ったタップ間の基準抵抗が膜厚バラツキ
により１チ変化した場合においても、上記の様な補正方
法をとることによシ、隣）合ったタッグ間の抵抗値の変
動を０．０１５１　におさえることができ、事実上補償
される。

このように基準抵抗１と補正抵抗２ｔ−同一の材料で同
時に形成していることによシ、基準抵抗１と補正抵抗２
に用いた材料の膜厚バラツキの傾向がチップ内で同じと
なり、さらに上記のように基準抵抗１と補正抵抗２に流
れる電流の向きをチップ内で逆方向にすることによシ、
膜厚バラツキによる抵抗値の誤差を補正することができ
、高精度のＡＤＣが得られる。この効果は特に膜厚がチ
ップの左右方向に一様に変化する場合に大となる。

発明の効果 以上のように本発明は並列型ＡＤＣ等における基準抵抗
と補正抵抗を同一の材料で同時に形成し、しかも基準抵
抗と補正抵抗とを流れる電流の向きがチップ内で逆方向
になるようにすることによシ、膜厚バラツキによる基準
抵抗と補正抵抗の非線形誤差がお互いに補償し合うよう
にしたものであり、回路を増やすことなく高分解能、高
精度の並列型ＡＤＣ等圧用いる基準電圧発生装置を実現
できる方法であり、実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例のＡＤＣのプＣ１−）り図、
第２図は第１図のＡＤＣのチップ上でのレイアウト図、
第３図は第１図の抵抗部分の等価回路図、第４図は従来
のＡＤＣの一例のブロック図、第６図、第６図、第７図
はＡＤＣにおける電圧特性図である。 １・・・・・・基準抵抗（ｒ、〜ｒ、。２３）、２・・
・・・・補正抵抗（Ｒ，〜Ｒ９）、３・・・・・・比較
器（Ｃ１〜Ｃ１０２４）’４・・・・・・タップ（Ｔ、
〜Ｔ８）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図 ＋トドＣ坦ボ ５δ 第４図 第５図 入力亀５圧。 第６図 第７図

Claims (1)

【特許請求の範囲】
1. 異る２つの電位間に接続され、複数の基準電圧を発生さ
   せる複数個の抵抗体と、異る２つの電位間に接続され、
   前記抵抗体と同一の材料で同時に形成された複数個の補
   正抵抗体とを具備し、前記複数個の抵抗体と前記複数個
   の補正抵抗体に流れる電流を配置される方向に対して逆
   向きに流す手段を有することにより、前記抵抗体の抵抗
   値がバラツキを有していた場合にも高精度の基準電圧が
   得られるようにしたことを特徴とする基準電圧発生装置
   。