JPS63164518A - Up/down tuner device - Google Patents
Up/down tuner deviceInfo
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Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Superheterodyne Receivers (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はアップダウンチューナ装置において、プリス
ケーラ出力の不要放剣を低減し、受信性能の向上を図る
ようにしたアップダウンチューナ装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention provides an up-down tuner device that reduces unnecessary discharge of prescaler output and improves reception performance. Regarding equipment.
（従来の技術）
一般にＣＡＴＶシステムの端末に使用される受信アダプ
タチューナは、ダブルヘテロダイン−アップダウン方式
を採用しており、アップコンバータ部の局部発振周波数
を変化して選局を行っている。アップコンバータ部はＰ
ＬＬループによって制御され、そのループを構成するプ
リスケーラはチューナ側に含めて構成されている。アッ
プコンバータ部は、チャンネル切換ＲＦ入力信号の周波
数より高い１ｓｔｌＦ周波数に変換し、ダウンコンバー
タ部は上記ｌ５ｔｌＦ周波数をＴＶチューナの空チヤン
ネル周波数（，２ｎｄＩＦ信号）に変換する。なお、１
ｓｔＩＦ周波数を入力ＲＦ周波数より高くする理由は、
能動素子の非直線歪による高次歪みを抑えるためと、バ
ラクタダイオードの容量変換比が小さいにも抱わらず広
範囲の周波数帯に対する周波数変換を行うためである。(Prior Art) Generally, a receiving adapter tuner used in a terminal of a CATV system employs a double heterodyne up-down method, and selects a channel by changing the local oscillation frequency of an up-converter section. The up converter section is P
It is controlled by the LL loop, and the prescaler that makes up the loop is included in the tuner side. The up-converter section converts the 1stIF frequency higher than the frequency of the channel switching RF input signal, and the down-converter section converts the 15tIF frequency to an empty channel frequency (2nd IF signal) of the TV tuner. In addition, 1
The reason for making the stIF frequency higher than the input RF frequency is
This is to suppress high-order distortion due to nonlinear distortion of the active element, and to perform frequency conversion over a wide range of frequency bands despite the small capacitance conversion ratio of the varactor diode.
第３図は一般的ＣＡＴＶチューナの構成を示し、１はＲ
Ｆ入力信号の入力端子、２は入力バンドパスフィルタ、
３は１ｓｔｌＦ周波数にアップコンバートするｉｓｔミ
キナー、４は１ ｓｔｏ Ｓ Ｃとしての電圧制御発振
器（ＶＣＯ）、５はプリスケーラ、６はＩＦバンドパス
フィルタ、７はＪＦ増幅器、８はＩＦバンドパスフィル
タ、９は２ｒ＋ｄミキサー、１０は２ｎｄＯ８Ｇ、１１
は出力バンドパスフィルタ、１２は２ｎｄＩＦ信号をＴ
Ｖチューナに導く出力端子であり、以上の構成より成っ
ている。Figure 3 shows the configuration of a general CATV tuner, where 1 is R.
F input signal input terminal, 2 is input band pass filter,
3 is an ist mixer that up-converts to 1stlF frequency, 4 is a voltage controlled oscillator (VCO) as 1st SC, 5 is a prescaler, 6 is an IF bandpass filter, 7 is a JF amplifier, 8 is an IF bandpass filter, 9 is 2r+d mixer, 10 is 2ndO8G, 11
is the output bandpass filter, and 12 is the 2nd IF signal.
This is an output terminal leading to the V tuner, and has the above configuration.
一点鎖線側の回路はＣＡＴＶヂューナとは別に構成され
る選局ＰＬＬシステムである。この回路はプリスケーラ
５からの出力を可変分周するプログラム分周器１３、プ
ログラム分周器１３を制御する選局制御信号発生部１４
、基準０８Ｃ１５、Ｍ準０８Ｃ１５の基準位相とプログ
ラム分周器１３の分周出力位相とを比較する位相比較器
１６、位相比較出力を電圧化してＶＣＯ４に供給するロ
ーパスフィルタ（ＬＰＦ）より構成される。The circuit on the one-dot chain line side is a tuning PLL system configured separately from the CATV tuner. This circuit includes a program frequency divider 13 that variably divides the output from the prescaler 5, and a tuning control signal generation section 14 that controls the program frequency divider 13.
, a phase comparator 16 that compares the reference phase of the standard 08C15 and M-semi-08C15 with the divided output phase of the program frequency divider 13, and a low-pass filter (LPF) that converts the phase comparison output into a voltage and supplies it to the VCO 4. .
第４図は上記チューナ回路をシャーシ上に構成した場合
の配置例を示す斜視図であり、第３図と対応するブロッ
クに同一の符号を記しである。FIG. 4 is a perspective view showing an example of the arrangement of the tuner circuit on a chassis, in which blocks corresponding to those in FIG. 3 are denoted by the same reference numerals.
このようなアップダウンチューナは、例えば１ｓｔミキ
サー３でＲＦ入力信号の周波数（５４〜５５０ ［ＭＨ
ｚ ］ ）より高いｌ５ｔｌＦ周波数（６１２，７５［
ＭＨｚ ］ ）に変換し、２ｎｄミキサ一９ｒ２ｎｄｌ
Ｆ周波数（９６〜１０２ ［ＭＨｚ ］ ）に変換して
いる。この場合、下側ヘテロダインとずルト、ＶＣＯ（
１ｓｔＯ８ｃ）（Ｄ発振周波数は、５５、 ２５ ［
Ｍ Ｈｚ ］ ＋６１ ２． ７５ ［ＭＨｚ
コ より６６８ ［ＭＨ２］を下限とし、５４．７．
２５［ＭＨｚ ］ ＋６１２．７５ ［Ｍｆ−１ｚ ］
より１１６０ ［ＭＨ２］を上限とする範囲で変化され
る。Such an up/down tuner, for example, uses the 1st mixer 3 to adjust the frequency of the RF input signal (54 to 550 [MH
z]) higher l5tlF frequency (612,75[
MHz ] ), and then convert it to 2nd mixer
F frequency (96 to 102 [MHz]). In this case, the lower heterodyne, the lower heterodyne, and the VCO (
1stO8c) (D oscillation frequency is 55, 25 [
MHz ] +61 2. 75 [MHz
From the lower limit of 668 [MH2], 54.7.
25 [MHz] +612.75 [Mf-1z]
It can be varied within a range with an upper limit of 1160 [MH2].
一方、プリスケーラ５は、１／６４，１／１２８．１／
２５６の各分周比が設定でき、１／６４のとき最も高い
周波数１０．４３７５ ［ＭＨｚ ］〜１８．１２５
［ＭＨｚ ］を出力する。On the other hand, prescaler 5 is 1/64, 1/128.1/
256 frequency division ratios can be set, and the highest frequency is 10.4375 [MHz] ~ 18.125 when it is 1/64.
[MHz] is output.
第５図はプリスケーラ５の具体的構成の一例を示づ′。FIG. 5 shows an example of a specific configuration of the prescaler 5.
同図はプリスケーラ主要部をブロック化して簡略に示し
ており、１８はプリスケーラ分周部を構成するＩＣであ
る。このＩＣｌ３は外部端子として＃１〜＃７を有し、
端子＃１はＶＣＯ４の出力端とコンデンサ２７を介して
結合された入力端、端子＃５には分周出力が現れ、その
出力は抵抗２１．チョークコイル２２２貫通コンデンサ
２３を介してプリスケーラブロック出ノ〕＠１つに接続
されている。＃７はＩＣｌ３を駆動する電圧が印加され
る端子である。この端子＃７はチョークコイル２５２貫
通コンデンサ２６を介して−１−Ｂ端子２０に接続され
ると共に、バイパスコンデンザ２４を介して基準電位点
く以下アースパターンと、する）に接続される。これに
より十Ｂ端子２０からの電源サージ電圧、或はリップル
成分が基準電位点に側路される。The figure simply shows the main parts of the prescaler in blocks, and 18 is an IC constituting the prescaler frequency division part. This ICl3 has #1 to #7 as external terminals,
Terminal #1 is an input terminal connected to the output terminal of the VCO 4 via a capacitor 27, and a frequency-divided output appears at terminal #5, which is connected to a resistor 21. The choke coil 222 is connected to one prescaler block output via the feedthrough capacitor 23. #7 is a terminal to which a voltage for driving ICl3 is applied. This terminal #7 is connected to the -1-B terminal 20 via a choke coil 252 and a feedthrough capacitor 26, and is also connected to a reference potential point (hereinafter referred to as a ground pattern) via a bypass capacitor 24. As a result, the power surge voltage or ripple component from the 10B terminal 20 is bypassed to the reference potential point.
上記のようなチューナ装置におけるプリスケーラブロッ
クにおいて問題となるのは、先ず第１にプリスケーラブ
ロック内に導かれたＶＣＯ４の出力がプリスケーラブロ
ック内のアースパターンに漏洩することである。第２に
プリスケーラＩＣｌ３の出力レベルが高い（１〜２［Ｖ
］ｐ−ｐ）ために、電源ライン特に十Ｂ端子２０からの
電源を＃７端子に導く電源ライン部２８よりコンデンサ
２４を介してプリスケーラ出力成分がアースパターンへ
漏洩する問題である。The problem with the prescaler block in the tuner device as described above is that the output of the VCO 4 led into the prescaler block leaks to the ground pattern within the prescaler block. Second, the output level of prescaler ICl3 is high (1 to 2[V
]pp), the problem is that the prescaler output component leaks to the ground pattern via the capacitor 24 from the power supply line section 28 that leads the power from the 10B terminal 20 to the #7 terminal.
第２の問題によれば、アースパターンに漏洩したプリス
ケーラ出力成分は、第６図に示すＪ：うに、基本波及び
高調波を含んでいるので、他の回路ブロック例えばＩＳ
ｔミキサー３に漏洩すると、多数のビート妨害周波数を
作り出す。According to the second problem, the prescaler output component leaked to the ground pattern contains the fundamental wave and harmonics as shown in FIG.
When leaking to the t-mixer 3, a large number of beat disturbance frequencies are created.
次はビート妨害を発生する周波数の組合せ−を示づ表で
ある。なお、Ｆｖは映像チャンネル周波数、Ｆ ｏｓｃ
はＶＣＯ出力周波数、Ｆｐｓはプリスケーラ分周出力、
Ｎは高調波次数、３ｅａｔはビート妨害波である。The following is a table showing the combinations of frequencies that cause beat disturbance. Note that Fv is the video channel frequency, F osc
is the VCO output frequency, Fps is the prescaler frequency division output,
N is a harmonic order, and 3eat is a beat interference wave.
以下余白
Ｆｖ Ｆｏｓｃ Ｆｐｓ
Ｎ Ｂｅａｔ （Ｍｌ−１ｚ）この表において例えば
１９９．２５ ［ＭＨｚ ］のヂャンネルを受信する場
合、ＶＣＯ４は１９９゜２５＋６１２．７５ ［ｔＶＩ
Ｈｚ ］−８１２［ＭＨｚ ］で発振し、プリスケーラ
５は（８１２／６４）＝１２．６８７５ ［ＭＨｚ ］
の分分周力を発生ずる。Margin below Fv Fosc Fps
N Beat (Ml-1z) In this table, for example, when receiving a channel of 199.25 [MHz], VCO4 is 199°25 + 612.75 [tVI
Hz] -812 [MHz], and prescaler 5 oscillates at (812/64) = 12.6875 [MHz]
It generates a frequency dividing force.
このとぎプリスケーラ出力の第１６高調波は２０３［Ｍ
ｌ−１ｚ］となり、１９９．２５ ［ＭＨｚ ］より３
．７５ ［ＭＨｚ ］高い位置にビート妨害波が生ずる
。The 16th harmonic of this prescaler output is 203 [M
l-1z], and from 199.25 [MHz], 3
．． 75 [MHz] Beat interference waves are generated at a high position.
第７図はビート妨害波Ｂと映像キャリアＰ、クロマキャ
リアＣ及び音声キャリアＳの周波数配置関係を示したス
ペクトル図であり、ｌ５ｔｌＦ周波数段での各成分のス
ペクトルを示している。ビート妨害は、映像信号キャリ
アＰの入力レベルを一６ｄＢｍ ［Ｖ］としたとき、映
像レベル対ビート妨害波の比、即ちＳ／Ｉ（シグナル／
イメージ）比が６０ｄＢ以下の場合に問題となり、この
値を越えるビート成分の発生を制御する必要がある。FIG. 7 is a spectrum diagram showing the frequency arrangement relationship between the beat interference wave B, the video carrier P, the chroma carrier C, and the audio carrier S, and shows the spectrum of each component at the 15tIF frequency stage. Beat interference is defined as the ratio of the video level to the beat interference wave, when the input level of the video signal carrier P is -6 dBm [V], that is, S/I (signal/
This becomes a problem when the image) ratio is less than 60 dB, and it is necessary to control the generation of beat components exceeding this value.
（発明が解決しようとづる問題点）
従来プリスケーラを組込んだチューナ装置は、電源バイ
パスコンデンサ２４を介してプリスケーラ１８の出力が
アースパターンを介して他の回路に漏洩し、ビート妨害
波が発生して混信妨害を起こすという問題があった。(Problems to be Solved by the Invention) In conventional tuner devices incorporating a prescaler, the output of the prescaler 18 leaks to other circuits via the power supply bypass capacitor 24 and the ground pattern, generating beat interference waves. There was a problem with interference caused by interference.
この発明は上記問題点を解決し、電源ラインからのアー
スパターンへのプリスケーラ出力漏洩を阻止するように
したアップダウンチューナ装置を提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and provide an up-down tuner device that prevents leakage of prescaler output from a power supply line to a ground pattern.
［発明の構成コ
（問題点を解決するだめの手段）
この発明は電源バイパスコンデンナとしてリード部１き
のものを使用し、このコンデンサのリード部のコイルと
しての機能を補償し、電源ラインから基準電位点側へ漏
洩するグリスケーラ出力成分を低減するバイパイ周波数
補正手段を形成したことを特徴とする。[Structure of the Invention (Alternative Means for Solving Problems) This invention uses a lead part 1 as a power supply bypass capacitor, compensates the function of the lead part of this capacitor as a coil, and disconnects the power supply line from the power supply line. The present invention is characterized in that a bypass frequency correction means is formed to reduce the grease scaler output component leaking to the reference potential point side.
（作用）
この発明によるバイパス周波数補正手段は、リード付ぎ
コンデンサが本来の目的とするサージ成分或はリップル
成分はアースパターンにパイパスするが、プリスケーラ
出力成分に対しては等価的にコイルが挿入された形とな
り、殆とんどバイパスせず、ビート妨害波を抑制するこ
とができる。(Function) The bypass frequency correction means according to the present invention bypasses the surge component or ripple component, which is the original purpose of the capacitor with leads, to the ground pattern, but equivalently inserts a coil into the prescaler output component. This makes it possible to suppress beat interference waves with almost no bypassing.
（実施例） 以下、この発明を図示の実施例について説明する。(Example) Hereinafter, the present invention will be explained with reference to the illustrated embodiments.
第１図はこの発明に係るプリスケーラ付きチューナ装置
の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a tuner device with a prescaler according to the present invention.
第１図はプリスケーラブロックを詳細に示ずもので、第
５図と機能対応部には同一の符号を記ず。FIG. 1 does not show the prescaler block in detail, and the same reference numerals are not used for functionally corresponding parts as in FIG. 5.
本実施例で最も特徴とする構成は点線内に示す電源バイ
パス回路２９にあるが、以下順次説明する。The most distinctive feature of this embodiment is the power supply bypass circuit 29 shown within the dotted line, which will be explained in sequence below.
プリスケーラＩＣｌ３は、一点鎖線内に示すように、１
ｓｔＯＳ Ｃ出力の入力端＃１１分周出力を導出する
端子＃５．＃６．電源用端＃７．アース用端子＃３．＃
４を外部端子として持っている。The prescaler ICl3 is 1 as shown in the dashed line.
Input terminal #11 of stOS C output terminal #5 for deriving the frequency-divided output. #6. Power supply end #7. Ground terminal #3. #
4 as an external terminal.
ＩＣｌ３の内部は、差動増幅器を構成するトランジスタ
Ｑ１ 、Ｑ２及び電流源Ｉを主要素として構成される入
力部、該入力部からの信号を分周する分周器ＤＶ、エミ
ッタホロワ構成のトランジスタＱ３ 、Ｑ４で構成され
る出力部、入力部のトランジスタＱｌ 、Ｑ２のベース
にバイアスを与えるバイアス回路ＢＩとから構成されて
いる。The inside of ICl3 includes an input section mainly composed of transistors Q1 and Q2 and a current source I that constitute a differential amplifier, a frequency divider DV that divides the signal from the input section, a transistor Q3 with an emitter follower configuration, It consists of an output section composed of Q4, a transistor Ql at the input section, and a bias circuit BI that applies a bias to the base of Q2.
そして、＃１端子はＶＣＯ４からの１ ｓｔｏ Ｓ Ｃ
出力をコンデンサ２７を介して差動増幅トランジスタＱ
１のベースに導き、＃７端子は貫通コンデンサ２６．チ
ョークコイル２５．電源ライン部２８を経た＋ＢＱｉ子
２０からの電源電圧をそれぞれトランジスタ０１〜Ｑ４
に導いている。And #1 terminal is 1 sto SC from VCO4
The output is passed through the capacitor 27 to the differential amplification transistor Q.
1, and the #7 terminal is connected to the feedthrough capacitor 26. Choke coil 25. The power supply voltage from the +BQi terminal 20 via the power supply line section 28 is applied to the transistors 01 to Q4, respectively.
is leading to
上記電源ライン部２８には電源バイパス回路２９が設け
られている。この電源バイパス回路２９は、先ずバイパ
スコンデンサ３０はリード付きの、例えば磁器コンデン
サを用いている。そして、一方のリード部３０ｂはアー
スパターン３３に接続される。また他方のリード部３０
ａはビーズコア３１を貫通して電源ライン部２８に接続
されている。A power supply bypass circuit 29 is provided in the power supply line section 28 . In this power supply bypass circuit 29, first, the bypass capacitor 30 uses a leaded, for example, a ceramic capacitor. One lead portion 30b is connected to the ground pattern 33. Also, the other lead part 30
a penetrates the bead core 31 and is connected to the power supply line section 28 .
このように本実施例は、電源バイパスコンデンサ３０の
リード部３０ａとビーズコア３１とが同軸状の構造とな
り、等価的にバイパスコンデンサ３０と直列にコイルが
挿入された形となるので、プリスケーラ出力の基本波及
び高調波の周波数帯に対して高いインピーダスが形成さ
れ、アースパターン側へ漏洩する成分を落首ことができ
る。このため、ビート妨害波のレベルが低下しＳ／Ｉ比
を大きくするので、ビート妨害波による混信障害を軽減
することができるものである。In this way, in this embodiment, the lead portion 30a of the power supply bypass capacitor 30 and the bead core 31 have a coaxial structure, and a coil is equivalently inserted in series with the bypass capacitor 30, so that the basic prescaler output A high impedance is formed in the wave and harmonic frequency bands, and components leaking to the ground pattern side can be eliminated. Therefore, the level of the beat interference wave is lowered and the S/I ratio is increased, so that interference caused by the beat interference wave can be reduced.
第２図はビーズコアを用いたリード付きコンデンサ（曲
線Ｘ）、ビーズコアを用いない通常のリード付きコンデ
ンサ（曲線Ｙ）、及びチップ形コンデンサ（曲線Ｚ）の
場合について、０〜２８０［Ｍｆ−１ｚ ］の周波数（
横＠）の信号を与えた場合の応答比を測定した特性図で
ある。従って応答レベル（縦軸）が高ければ高い程アー
スパターンへの漏洩が少ないと言える。Figure 2 shows the case of a leaded capacitor using a bead core (curve X), a normal leaded capacitor without a bead core (curve Y), and a chip type capacitor (curve Z) from 0 to 280 [Mf-1z]. The frequency of (
It is a characteristic diagram in which the response ratio was measured when a horizontal @) signal was applied. Therefore, it can be said that the higher the response level (vertical axis), the less leakage to the ground pattern.
このようにビーズコアで等価的にコイルを形成したもの
は、測定周波数全体に亘ってＯｄＢに近い応答が得られ
、単なるリード付きコンデンサの場合に比べ良好な漏洩
阻止特性（特に０〜３０［Ｍ）１２ ］の範囲で）良好
となることが判る。従来はバイパスコンデンサとしてチ
ップ形コンデンサを用いていたので、曲線Ｚに示すよう
に、測定周波数全体に亘って応答レベルが少ない。つま
り、電源ラインからアースパターンに殆とんど漏洩して
いた。In this way, a coil equivalently formed with a bead core can obtain a response close to OdB over the entire measurement frequency, and has better leakage prevention characteristics (especially from 0 to 30 [M]) than a simple leaded capacitor. 12]). Conventionally, chip capacitors have been used as bypass capacitors, so as shown by curve Z, the response level is small over the entire measurement frequency. In other words, most of the power was leaking from the power line to the ground pattern.
こうしてプリスケーラ出力のアースパターン漏洩成分を
低下させることができ、良好な受信特性を実現するもの
である。In this way, the earth pattern leakage component of the prescaler output can be reduced, and good reception characteristics can be achieved.
なおこの発明は、要は電源バイパスコンデンサにおける
リードのコイルとしての性質を利用してプリスケーラ出
力周波数帯に対する同リード部のインピーダンスを高め
、且つその役割をビーズコアにて強化したことにあるの
で、同リード部をコイル状にしたものもこの発明の範賭
に属するものである。The key point of this invention is to utilize the coil properties of the lead in a power supply bypass capacitor to increase the impedance of the lead for the prescaler output frequency band, and to strengthen that role with a bead core. Those in which the portion is coiled also belong to the scope of the present invention.
また、リード付きコンデンサは磁器コンデンサに限るも
のではない。Furthermore, leaded capacitors are not limited to ceramic capacitors.
［発明の効果］
以上述べたようにこの発明によれば、プリスケ−ラ出力
のアースパターンへの漏洩を阻止して、ビート妨害の発
生を押えることができるという効果がある。[Effects of the Invention] As described above, according to the present invention, it is possible to prevent the prescaler output from leaking to the ground pattern, thereby suppressing the occurrence of beat disturbance.
第１図はこの発明に係るプリスケーラ付きチューナ装置
の一実施例を示す回路図、第２図はこの発明の詳細な説
明するための特性図、第３図。
第４図は一般的なプリスケーラ付きチューナの構成を説
明するための説明図、第５図は従来のプリスケーラ付き
チューナの一例を示す回路図、第６図、第７図はビート
妨害を説明するだめのスペクトル図である。
５・・・プリスケーラ、１８・・・プリスケーラＩＣ。
１９・・・プリスケーラ出力端子、２０・・・十Ｂ端子
、２８・・・電源ライン部、２９・・・電源バイパス回
路、３０・・・リード付きコンデンサ、３１・・・ビー
ズコア。FIG. 1 is a circuit diagram showing an embodiment of a tuner device with a prescaler according to the present invention, FIG. 2 is a characteristic diagram for explaining the present invention in detail, and FIG. Fig. 4 is an explanatory diagram for explaining the configuration of a general tuner with prescaler, Fig. 5 is a circuit diagram showing an example of a conventional tuner with prescaler, and Figs. 6 and 7 are for explaining beat disturbance. FIG. 5... Prescaler, 18... Prescaler IC. 19... Prescaler output terminal, 20... 10B terminal, 28... Power line section, 29... Power supply bypass circuit, 30... Capacitor with lead, 31... Bead core.
Claims (2)
ンバートするヘテロダイン部に対し、選局制御信号発生
部からのチャンネル選局制御信号によつて形成された基
準信号と同制御信号に応じた分周動作を行う可変分周器
からの信号とを位相比較し、この位相比較出力に比例し
た電圧を発生する選局システムを有し、この選局システ
ムからの電圧により前記アップコンバート用の第１局部
発振器を制御すると共に、該第１局部発振器の出力をプ
リスケーラ部を介して所定分周比に分周して、前記可変
分周器に供給するようにしたアップダウンチューナ装置
において、 前記プリスケーラ部の電源ラインと基準電位点間に設け
るサージ吸収用のバイパスコンデンサとしてリード付き
コンデンサを用い、このコンデンサのリード部にバイパ
ス周波数として前記プリスケーラ出力周波数帯成分は避
けるようにしたバイパイ周波数補正手段を形成したこと
を特徴とするアップダウンチューナ装置。(1) For the heterodyne section that up-converts and then down-converts the input RF signal, frequency division operation is performed according to the reference signal formed by the channel selection control signal from the channel selection control signal generation section. It has a tuning system that compares the phase of the signal from the variable frequency divider that performs In the up-down tuner device, the output of the first local oscillator is divided into a predetermined frequency division ratio via a prescaler section and supplied to the variable frequency divider. A capacitor with a lead is used as a bypass capacitor for surge absorption provided between a line and a reference potential point, and a bypass frequency correction means is formed in the lead portion of this capacitor to avoid the prescaler output frequency band component as a bypass frequency. Features an up-down tuner device.
のリード部に挿通したビーズコアにより形成したことを
特徴とする特許請求の範囲第１項に記載のアップダウン
チューナ装置。(2) The up-down tuner device according to claim 1, wherein the bypass frequency selection means is formed by a bead core inserted into a lead portion of the capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31120286A JPS63164518A (en) | 1986-12-25 | 1986-12-25 | Up/down tuner device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31120286A JPS63164518A (en) | 1986-12-25 | 1986-12-25 | Up/down tuner device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164518A true JPS63164518A (en) | 1988-07-07 |
Family
ID=18014331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31120286A Pending JPS63164518A (en) | 1986-12-25 | 1986-12-25 | Up/down tuner device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164518A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022051B2 (en) * | 1981-08-17 | 1985-05-30 | 新日本製鐵株式会社 | Moisture control method for sintered raw materials |
-
1986
- 1986-12-25 JP JP31120286A patent/JPS63164518A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022051B2 (en) * | 1981-08-17 | 1985-05-30 | 新日本製鐵株式会社 | Moisture control method for sintered raw materials |
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