JPS63163656A - 入出力割込み方法およびシステム - Google Patents
入出力割込み方法およびシステムInfo
- Publication number
- JPS63163656A JPS63163656A JP30840786A JP30840786A JPS63163656A JP S63163656 A JPS63163656 A JP S63163656A JP 30840786 A JP30840786 A JP 30840786A JP 30840786 A JP30840786 A JP 30840786A JP S63163656 A JPS63163656 A JP S63163656A
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- JP
- Japan
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- input
- output
- cpu
- interrupt
- interruption
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 16
- 238000007667 floating Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大を計′!J1.@における拡張アーキテクチ
ャのもとての入出力方式に係り、ここで導入された浮動
割込み方式(任意のCPUで割込み処理を可能とする方
式)の通用範囲?拡大し、性能と運用性を向上させる入
出力割込方法およびシステムに関する。
ャのもとての入出力方式に係り、ここで導入された浮動
割込み方式(任意のCPUで割込み処理を可能とする方
式)の通用範囲?拡大し、性能と運用性を向上させる入
出力割込方法およびシステムに関する。
従来大型計算機の入出力では、入出力を発行したCPU
でのみ入出力割込みを実行していた(固定割込み機11
11)。たとえばアイ・ビー・エム、ジヤーナル オン
リサーチ アンド デベロップメント 27巻3号
206〜218ページ。
でのみ入出力割込みを実行していた(固定割込み機11
11)。たとえばアイ・ビー・エム、ジヤーナル オン
リサーチ アンド デベロップメント 27巻3号
206〜218ページ。
1983年5月(IBM Journal of Re
5earchand l)evelopment、 V
ol、 27.43 pp、 206〜216. M
ay 1983)におけるチャネル・サブシステムや
日経エレクトロニクス 1985年11月18日号22
8〜267ページにおける拡張チャネル・システムでは
、その時点で動作可能な任意のCPUに割込む(浮動割
込み機構−ように変更された。この変更は拡張アーキテ
クチャにおける入出力アーキテクチャの大きな変更項目
であり。
5earchand l)evelopment、 V
ol、 27.43 pp、 206〜216. M
ay 1983)におけるチャネル・サブシステムや
日経エレクトロニクス 1985年11月18日号22
8〜267ページにおける拡張チャネル・システムでは
、その時点で動作可能な任意のCPUに割込む(浮動割
込み機構−ように変更された。この変更は拡張アーキテ
クチャにおける入出力アーキテクチャの大きな変更項目
であり。
これによシ従米よシ高速に割込みが実行される。
本発明では浮動割込み機Wt有する入出力機構を先の日
経エレクトロニクスの例に従って拡張チャネルシステム
(Extended channel system:
EC8)と呼ぶことにする。
経エレクトロニクスの例に従って拡張チャネルシステム
(Extended channel system:
EC8)と呼ぶことにする。
〔発明が解決しようとする問題点〕
上記のEC8における人出刃側込み方式は1割込み動作
の高速化を実現しているが、割込むCPUが不定のため
割込みが発生するCPUを入出力発行元のCPUと関連
づけて制御するなどの割込み動作の管理がCPUから全
く行なえなくなった。
の高速化を実現しているが、割込むCPUが不定のため
割込みが発生するCPUを入出力発行元のCPUと関連
づけて制御するなどの割込み動作の管理がCPUから全
く行なえなくなった。
本発明の目的は次のような割込み動作の管理を可能とす
ることにある。
ることにある。
(1)入出力発行元のCPUと同一のCPUに割込むこ
とを指定可能とすることにより、EC8登場以前の割込
みの動作と同様の処理を可能とする。
とを指定可能とすることにより、EC8登場以前の割込
みの動作と同様の処理を可能とする。
(2) 入出力発行時に割込むべきCPUを指定可能
とすることで、入出力割込みを意識的に各CPUに振り
分けたり、特定のCPUに集中させたシすることを可能
とする。
とすることで、入出力割込みを意識的に各CPUに振り
分けたり、特定のCPUに集中させたシすることを可能
とする。
(3)入出力発行時に割込むべきCP [T群を指定可
能とすることで、全CPUeいくつかのグループに分割
し入出力の起動と完了割込みを同じグループのCPU内
で閉じさせたり1%定のグループのCPUに割込みを集
中させたりすることを可能とする。
能とすることで、全CPUeいくつかのグループに分割
し入出力の起動と完了割込みを同じグループのCPU内
で閉じさせたり1%定のグループのCPUに割込みを集
中させたりすることを可能とする。
上記の目的は入出力発行時にCPUからEC8に引渡す
パラメータである操作要求ブロック(Qperatio
n Rlequest j31ock : ORB )
に割込みを許可するCPUの情報をセットし、EC8で
はこれらの情報を保持して入出力完了時にこの指定に従
ったCPUに割込みを発生させることKより達成される
。
パラメータである操作要求ブロック(Qperatio
n Rlequest j31ock : ORB )
に割込みを許可するCPUの情報をセットし、EC8で
はこれらの情報を保持して入出力完了時にこの指定に従
ったCPUに割込みを発生させることKより達成される
。
本発明によ方割込むCPU1意図的に指定することによ
り、入出力処理の負荷分散、入出力発行元の種類による
割込み処理の分散、EC8以前のプログラムとの動作の
一致性の保証などが可能となυ5EC8環境下では浮動
割込みによりどのCPUで実行するか不定であった入出
力割込みを適切に管理することが可能となる。
り、入出力処理の負荷分散、入出力発行元の種類による
割込み処理の分散、EC8以前のプログラムとの動作の
一致性の保証などが可能となυ5EC8環境下では浮動
割込みによりどのCPUで実行するか不定であった入出
力割込みを適切に管理することが可能となる。
本発明の一実施例を第1図以下にょシ説明する。
EC8における浮動割込み機構では、複数のCPUのう
ちの1台(例えばCPU0)から入出力の起動がかかっ
た場合、全CPU (第1図の例では4台)の中から割
込み可能状態の本のの任音の1会に対して割込みが発生
する。
ちの1台(例えばCPU0)から入出力の起動がかかっ
た場合、全CPU (第1図の例では4台)の中から割
込み可能状態の本のの任音の1会に対して割込みが発生
する。
本発明によればこれを、(1)入出力起動元のCPUの
みに割込みを許可する(第1図)、(2)複数のCPU
のうちの特定のCPUk指定して割込みを許可する(第
2図)、(3)複数のCPUのうち適当な複数台のCP
Ut指定し、これらの中で浮動割込みを許可する(第3
図:CPU0,1に割込む場合)、ように入出力起動時
に指定することができる。
みに割込みを許可する(第1図)、(2)複数のCPU
のうちの特定のCPUk指定して割込みを許可する(第
2図)、(3)複数のCPUのうち適当な複数台のCP
Ut指定し、これらの中で浮動割込みを許可する(第3
図:CPU0,1に割込む場合)、ように入出力起動時
に指定することができる。
EC8では入出力起動命令であるスタートサプチャネA
/ < 5tart 8ubchannel :8SC
H)命令は、第4図に示すように、操作要求ブロック(
□perat 1on1(、equest Block
: 0RB)e主記憶装置上に設定して発行する。そ
こで本発明においても1割込みを許可するCPUの指定
をORB中に設定する。例えば現在未使用領域になって
いるORBの56〜63ビツトに最大8台のCPUまで
割込みCPUマスクを設定する。この割込みCPUマス
クは第5図に示すようにあるCPU番号n(n=o〜7
)に対しこれに対応する位置のビットがオンであればC
PU nへの割込み許可を意味し、ビットnがオフであ
ればCPUnへの割込み不許可を意味する。
/ < 5tart 8ubchannel :8SC
H)命令は、第4図に示すように、操作要求ブロック(
□perat 1on1(、equest Block
: 0RB)e主記憶装置上に設定して発行する。そ
こで本発明においても1割込みを許可するCPUの指定
をORB中に設定する。例えば現在未使用領域になって
いるORBの56〜63ビツトに最大8台のCPUまで
割込みCPUマスクを設定する。この割込みCPUマス
クは第5図に示すようにあるCPU番号n(n=o〜7
)に対しこれに対応する位置のビットがオンであればC
PU nへの割込み許可を意味し、ビットnがオフであ
ればCPUnへの割込み不許可を意味する。
つぎに第7図および第8図に従って本発明による入出力
起動の動作および割込動作について説明する。
起動の動作および割込動作について説明する。
上記88CH命令にょ9割込みCPUマスクを受は取っ
たEC8は、まずこの割込みCPUマスクeEc8のワ
ーク領域にコピーしておく(ステップ701)。そして
予め第6図に示すように割込みCPUマスクと同形式の
実装CPUマスクをECSワーク憤域に設定しておき1
割込みCPUマスクと実装CPUマスクの論理積(AN
D)’ii−とる(ステップ702,801)。この論
理積の結果は(物理的にCPUが実装されていて)割込
みが許可されたCPUを示している。そこでこの論理積
の結果のうちオンのビットに対応するCPUで割込み可
能なものがあれば(703,804)それに割込む(7
04,805)。また論理積の結果のうちオンのビット
に対応するCPUが全て割込み禁止状態であれば割込み
保留状態にする(807)。論理積の結果、ビットが全
てオフにはならないことは入出力起動時に確認チェック
されている。これから分かる通り1割込みCPUマスク
の設定の仕方により、入出力要求発行元CPUのみを割
込み許町にすることも、特定の1台のCPUのみを割込
み許町にすることも、過当な複数のCPUの範囲内で浮
動割込みを行なうことも。
たEC8は、まずこの割込みCPUマスクeEc8のワ
ーク領域にコピーしておく(ステップ701)。そして
予め第6図に示すように割込みCPUマスクと同形式の
実装CPUマスクをECSワーク憤域に設定しておき1
割込みCPUマスクと実装CPUマスクの論理積(AN
D)’ii−とる(ステップ702,801)。この論
理積の結果は(物理的にCPUが実装されていて)割込
みが許可されたCPUを示している。そこでこの論理積
の結果のうちオンのビットに対応するCPUで割込み可
能なものがあれば(703,804)それに割込む(7
04,805)。また論理積の結果のうちオンのビット
に対応するCPUが全て割込み禁止状態であれば割込み
保留状態にする(807)。論理積の結果、ビットが全
てオフにはならないことは入出力起動時に確認チェック
されている。これから分かる通り1割込みCPUマスク
の設定の仕方により、入出力要求発行元CPUのみを割
込み許町にすることも、特定の1台のCPUのみを割込
み許町にすることも、過当な複数のCPUの範囲内で浮
動割込みを行なうことも。
全て可能となる。この割込みCPUマスクが8ビツトで
あることは全く便宜的であり、このビット数を増減させ
ることで指定できるCPUの台数の最大数を変えること
ができる。
あることは全く便宜的であり、このビット数を増減させ
ることで指定できるCPUの台数の最大数を変えること
ができる。
以上実CPUQ数の場合について説明したが、同一シス
テム内にviaの仮想計算機を有する仮想計算機システ
ムについてもまたマルチCPUによる仮想計算機システ
ムについても本発明の思想によシ同様の入出力割込みシ
ステムを実現することが可能である。さらに各CPUが
仮想の場合と実の場合が混在しているマルチCPUff
1仮想計算機についても同様に実施可能である。
テム内にviaの仮想計算機を有する仮想計算機システ
ムについてもまたマルチCPUによる仮想計算機システ
ムについても本発明の思想によシ同様の入出力割込みシ
ステムを実現することが可能である。さらに各CPUが
仮想の場合と実の場合が混在しているマルチCPUff
1仮想計算機についても同様に実施可能である。
本発明により従来のEC8では実現固点であっ lた次
のような処理が可能となる。
のような処理が可能となる。
(1)EC8以前にはエラー回復等において汎用の入出
力割込みハンドラを使用せずに発行した入出力の割込み
が返ってくるまでスピンして待つという処理がある。こ
れは独自に割込み処理を行いたい場合の最も簡単な実現
方法であるが。
力割込みハンドラを使用せずに発行した入出力の割込み
が返ってくるまでスピンして待つという処理がある。こ
れは独自に割込み処理を行いたい場合の最も簡単な実現
方法であるが。
入出力?起動したCPUに対して必ず入出力割込みが返
って来ることが前提である。従ってEC8のもとではこ
の処理を用いることはできない。本発明によシこれを可
能とする。
って来ることが前提である。従ってEC8のもとではこ
の処理を用いることはできない。本発明によシこれを可
能とする。
(2) ひとつの計算機システムでm数のオペレーテ
ィングシステムを動作させ、あたかも複数台の計算機シ
ステムが存在する状at実現する仮想計算機システムに
おいて、もし物理的な計算機システムに複数台のCPU
が存在する場合には。
ィングシステムを動作させ、あたかも複数台の計算機シ
ステムが存在する状at実現する仮想計算機システムに
おいて、もし物理的な計算機システムに複数台のCPU
が存在する場合には。
これらの一部(1台または複数台)の上で特定のオペレ
ーティングシステムを動作させる専用化を可能とし、従
来の仮想計算機にない新しい使用形態を可能とする。
ーティングシステムを動作させる専用化を可能とし、従
来の仮想計算機にない新しい使用形態を可能とする。
第1図は本発明における入出力発行元のCPUに割込む
ように指定し九場合を示すブロック図、第2図は別の特
定のCPUに割込むように指定した場合を示すブロック
図、第3図は一部のCPU群を指定しその中で浮動割込
みを起こさせる場合を示すブロック図、第4図は本発明
における割込みCPUマスクを操作要求ブロック中に設
定した例を示す説明図、第5図は本発明割込みCPUマ
スクの説明図、第6図は実装CPUマスクの説明図、第
7図は本発明入出力起動命令の動作手順の概要を示すフ
ローチャート、第8図は本発明割込み動作手順の概要を
示すフローチャートである。 101.201,301・・・主記憶装置、102〜1
05.202〜205,302〜305・・・複数CP
U、106,206,306・・・EC8゜401・・
・操作要求ブロック中に設定した割込みCPUマスク、
501・・・割込みCPUマスクの内容、602・・・
実装CPUマスクの内容。 ′fJr 図 ■ Z 図 W 3 口 3θI 44図 γ 5U2] Y 6 図 ′¥:J 7 図 百 3 図
ように指定し九場合を示すブロック図、第2図は別の特
定のCPUに割込むように指定した場合を示すブロック
図、第3図は一部のCPU群を指定しその中で浮動割込
みを起こさせる場合を示すブロック図、第4図は本発明
における割込みCPUマスクを操作要求ブロック中に設
定した例を示す説明図、第5図は本発明割込みCPUマ
スクの説明図、第6図は実装CPUマスクの説明図、第
7図は本発明入出力起動命令の動作手順の概要を示すフ
ローチャート、第8図は本発明割込み動作手順の概要を
示すフローチャートである。 101.201,301・・・主記憶装置、102〜1
05.202〜205,302〜305・・・複数CP
U、106,206,306・・・EC8゜401・・
・操作要求ブロック中に設定した割込みCPUマスク、
501・・・割込みCPUマスクの内容、602・・・
実装CPUマスクの内容。 ′fJr 図 ■ Z 図 W 3 口 3θI 44図 γ 5U2] Y 6 図 ′¥:J 7 図 百 3 図
Claims (1)
- 【特許請求の範囲】 1、複数のCPUを有し、任意のCPUにおいて入出力
割込みを受付けて処理を行う計算機システムにおいて、
入出力発行元のCPUに入出力割込みを起生させること
を入出力発行時に指定するステップを有することを特徴
とする入出力割込み方法。 2、入出力割込みを起生するCPUを入出力発行時に指
定するステップを有することを特徴とする特許請求の範
囲第1項記載の入出力割込み方法。 3、入出力割込みを起生させ得るCPU群を予め設定し
ておき入出力発行時に割込みCPUを指定するステップ
と該指定により入出力割込みが上記CPU群のいずれか
に起生することを特徴とする特許請求の範囲第1項記載
の入出力割込み方法。 4、各CPUから仮想計算機である特許請求の範囲第1
項または第3項の入出力割込み方法。 5、複数のCPUを有し、任意のCPUにおいて入出力
割込みを受付けて処理を行う計算機システムにおいて、
入出力発行元のCPUに入出力割込みを起生させること
を入出力発行時に指定手段を有することを特徴とする入
出力割込みシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30840786A JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30840786A JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63163656A true JPS63163656A (ja) | 1988-07-07 |
Family
ID=17980688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30840786A Pending JPS63163656A (ja) | 1986-12-26 | 1986-12-26 | 入出力割込み方法およびシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63163656A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02122363A (ja) * | 1988-09-29 | 1990-05-10 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法 |
JPH02127757A (ja) * | 1988-10-24 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法及びシステム資源管理方法 |
JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
US8239600B2 (en) | 2008-10-02 | 2012-08-07 | Renesas Electronics Corporation | Data processing system with selectable interrupt control |
-
1986
- 1986-12-26 JP JP30840786A patent/JPS63163656A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02122363A (ja) * | 1988-09-29 | 1990-05-10 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法 |
JPH02127757A (ja) * | 1988-10-24 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | 分散アプリケーション・プログラム実行方法及びシステム資源管理方法 |
JPH0981402A (ja) * | 1995-09-13 | 1997-03-28 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
US8239600B2 (en) | 2008-10-02 | 2012-08-07 | Renesas Electronics Corporation | Data processing system with selectable interrupt control |
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