JPS63161588A - Latch signal generating circuit for dynamic sense amplifier - Google Patents
Latch signal generating circuit for dynamic sense amplifierInfo
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はラッチ信号発生回路に関し、特に半導体メモリ
装置に用いられるダイナミック型センスアンプ用ラッチ
信号発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a latch signal generation circuit, and more particularly to a latch signal generation circuit for a dynamic sense amplifier used in a semiconductor memory device.
（従来の技術）
半導体メモリ装置に用いられるダイナミック型センスア
ンプの一回路例を第３図に示し、その回路の各部信号の
波形を第４図に示す。これは、１９７７年の信学技報（
５ＳＤ７７−１６ 、 ｐｐ 、 ３１−３９ ）に掲
載されている、ごく普通のセンスアンプ回路である。以
下、第３図および第４図を参照して従来例の説明を行う
が、ここではトランジスタとしてＮチャネルＭＯ８ＦＥ
Ｔを用いた場合について説明する。(Prior Art) FIG. 3 shows an example of a circuit of a dynamic sense amplifier used in a semiconductor memory device, and FIG. 4 shows waveforms of signals at various parts of the circuit. This is from the 1977 IEICE Technical Report (
5SD77-16, pp. 31-39), this is a very ordinary sense amplifier circuit. Hereinafter, a conventional example will be explained with reference to FIGS. 3 and 4. Here, an N-channel MO8FE transistor is used as a transistor.
The case where T is used will be explained.
待機中にビット線ＢＬＩ 、ＢＬ２は高レベルにプリチ
ャージされる。そして、チップにアクセスがかかると、
まず、外部アドレスがチップ上に取り込まれ、そのアド
レスに従って多くのワード線の中の１本（たとえば、ワ
ードｆｌＷＬ１）が選択され、高レベルとなる。これに
より、メモリセルＭＣＩの記憶情報“０”または′１”
が一方のビット線ＢＬＩ上に読み出される。また、この
とき他方のビット線ＢＬ２には、図中には示してないが
、ダミーセルから二値情報“Ｏ”、ａｌ”の中間のレベ
ルがリファレンスレベルとして読み出される。During standby, bit lines BLI and BL2 are precharged to high level. Then, when the chip is accessed,
First, an external address is loaded onto the chip, and one of many word lines (for example, word flWL1) is selected according to the address and becomes high level. As a result, the storage information of memory cell MCI is "0" or '1'.
is read onto one bit line BLI. At this time, although not shown in the figure, an intermediate level between the binary information "O" and "al" is read from the dummy cell as a reference level to the other bit line BL2.
このようにしてビット１ｉＢＬ１ 、ＢＬ２上に読み出
された微小差信号を大振幅信号に増幅するのがＭＯＳＦ
ＥＴ Ｑｌ、Ｑ２で構成されたダイナミック型センス
アンプであり、ラッチ信号線Ｓはこのセンスアンプを動
作許せてビット線上の信号を安定にラッチさせるための
制御信号（ラッチ信号）が供給される信号線である。ま
た、このラッチ信号線Ｓ上のラッチ信号はＭＯＳＦＥＴ
Ｑ３、Ｑ４とクロック信号線Ｐｉ 、Ｐ２とで構成
されたラッチ信号発生回路により制御される。It is the MOSFET that amplifies the minute difference signal read out on bits 1iBL1 and BL2 in this way into a large amplitude signal.
ET This is a dynamic sense amplifier composed of Ql and Q2, and the latch signal line S is a signal line to which a control signal (latch signal) is supplied to enable this sense amplifier to operate and stably latch the signal on the bit line. It is. Also, the latch signal on this latch signal line S is MOSFET
It is controlled by a latch signal generation circuit composed of Q3 and Q4 and clock signal lines Pi and P2.
ラッチ信号発生回路では、ワード線ＷＬＩを高レベルに
した後、時刻ｔ１にクロック信号線Ｐ１を高レベルにし
て比較的電流能力の低いＭＯＳＦＥＴ Ｑ３をオンし
、更にその後、時刻ｔ２にはクロック信号線Ｐ２を高レ
ベルにして電流能力の高いＭＯＳＦＥＴ Ｑ４をオン
させる。このラッチ信号発生回路は、このような手順で
ラッチ信号線Ｓのレベルを低下させ、センスアンプを動
作させている。In the latch signal generation circuit, after setting the word line WLI to a high level, the clock signal line P1 is set to a high level at time t1 to turn on MOSFET Q3, which has a relatively low current capacity. P2 is set to high level to turn on MOSFET Q4 with high current capacity. This latch signal generation circuit lowers the level of the latch signal line S using such a procedure to operate the sense amplifier.
ここで、ラッチ信号！！Ｓにラッチ信号を発生きせるの
に電流能力の異なる２つのＭＯ３ＦＥＴＱ３ 、Ｑ４を
用いてクロック信号線Ｐｉ 、Ｐ２のタイミングの異な
る２種のクロック信号で駆動しているのは、周知のよう
に、センスアンプの動作感度を高めるためである。Here, the latch signal! ! As is well known, the reason why two MO3FETs Q3 and Q4 with different current capacities are used to generate a latch signal in S is to drive the clock signal lines Pi and P2 with two types of clock signals with different timings. This is to increase the operating sensitivity of the amplifier.
（発明が解決しようとする問題点）
以上述べたような従来のラッチ信号発生回路では、セン
スアンプの動作感度に大きく影響してくるＭＯＳＦＥＴ
Ｑ３の電流能力が、クロック信号ＪｉＰｌ上のクロ
ック信号の高レベル、すなわち電源電圧で大きく変動す
るから、ＭＯ８ＦＥＴＱ３の電流能力の最適化が難しい
。従来のラッチ信号発生回路にはこのようなまことに重
大な問題がある。(Problems to be Solved by the Invention) In the conventional latch signal generation circuit as described above, the MOSFET, which greatly affects the operating sensitivity of the sense amplifier,
It is difficult to optimize the current capability of MO8FET Q3 because the current capability of Q3 varies greatly depending on the high level of the clock signal on the clock signal JiPl, that is, the power supply voltage. Conventional latch signal generation circuits have such serious problems.
本発明の目的は、電流吸引能力が電源電圧に依存せず最
適化が容易であり、センスアンプの動作マージンを大き
くできるラッチ信号発生回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a latch signal generation circuit whose current drawing ability is not dependent on the power supply voltage and can be easily optimized, and which can increase the operating margin of the sense amplifier.
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、半導体メモリ装置におけるダイナミック型センスアン
プのラッチ信号線上のラッチ信号を制御するラッチ信号
発生回路であって、第１の入出力端子が電源線に接続さ
れ制御端子が第１のクロック信号線に接続諮れた第１の
トランジスタと、当該第１のトランジスタの第２の入出
力端子と前記ラッチ信号線の間に挿入された定電流回路
と１、第１の入出力端子が前記ラッチ信号線に接続され
第２の入出力端子が前記電源線に接続され制御端子が第
２のクロック信号線に接続された第２のトランジスタと
を少なくとも備えることを特徴とする。(Means for Solving the Problems) Means provided by the present invention to solve the above-mentioned problems is a latch signal generation circuit that controls a latch signal on a latch signal line of a dynamic sense amplifier in a semiconductor memory device. a first transistor whose first input/output terminal is connected to the power supply line and whose control terminal is connected to the first clock signal line; a second input/output terminal of the first transistor; and the latch. A constant current circuit inserted between the signal lines, and a first input/output terminal connected to the latch signal line, a second input/output terminal connected to the power supply line, and a control terminal connected to the second clock signal line. and a second transistor connected to.
（作用）
本発明のダイナミック型センスアンプ用ラッチ信号発生
回路は、起動用のトランジスタに直列に定電流回路を接
続し、この定電流回路の動作を電源電圧に依存しないよ
うにすることで、この起動時にラッチ信号線から吸引す
る電流を一定値に制限し、センスアンプの動作マージン
を大きくしている。(Function) The latch signal generation circuit for a dynamic sense amplifier of the present invention connects a constant current circuit in series with the starting transistor, and makes the operation of this constant current circuit independent of the power supply voltage. The current drawn from the latch signal line at startup is limited to a constant value, increasing the operating margin of the sense amplifier.
（実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。(Example) Next, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すダイナミック型センス
アンプ用ラッチ信号発生回路の図であり、第２図はこの
実施例の各部信号の波形図である０本実施例では定電流
回路としてデプリーション型ＭＯ３ＦＥＴ Ｑ６を用
いている。また、本実施例においては、その動作は第３
図に示した従来例と同様に、クロック信号Ｐｉ 、Ｐ２
で２段階に活性化される。FIG. 1 is a diagram of a latch signal generation circuit for a dynamic sense amplifier showing an embodiment of the present invention, and FIG. 2 is a waveform diagram of various signals of this embodiment. A depletion type MO3FET Q6 is used. In addition, in this embodiment, the operation is performed by the third
Similar to the conventional example shown in the figure, clock signals Pi, P2
It is activated in two stages.
従来例と同様に、メモリセルＭＣＩが選択される場合を
考える。まず、ワード線ＷＬＩが選択されてその情報が
ビット線ＢＬＩ上に、リファレンスレベルがピット＠Ｂ
Ｌ２上に読み出される。そして、時刻ｔ１でクロック信
号線Ｐ１を高レベルにしてラッチ信号線Ｓのレベルを低
くシ、ビット線ＢＬＩ 、ＢＬＺ上の微小差信号を増幅
するのであるが、このとき、ＭＯＳＦＥＴ Ｑ５が充
分な導通状態にありその電流駆動能力が大きくても、本
ラッチ信号発生回路のラッチ信号線Ｓを介しての電流吸
引能力はＭＯＳＦＥＴ Ｑ６のそれで制限される。As in the conventional example, consider the case where memory cell MCI is selected. First, the word line WLI is selected and its information is transferred onto the bit line BLI, and the reference level is set to PIT@B.
Read out onto L2. Then, at time t1, the clock signal line P1 is set to a high level and the level of the latch signal line S is lowered to amplify the minute difference signals on the bit lines BLI and BLZ.At this time, MOSFET Q5 is sufficiently conductive. Even if the latch signal generating circuit is in this state and has a large current driving ability, the current suction ability of the latch signal generation circuit through the latch signal line S is limited by that of MOSFET Q6.
また、このときのＭＯＳＦＥＴ Ｑ６の電流能力はそ
のゲートがソースと同電位であるので、電源電圧にほと
んど依存せず常に一定である。In addition, the current capability of MOSFET Q6 at this time is almost always constant, almost independent of the power supply voltage, since its gate and source are at the same potential.
このように、電流吸引能力の弱いままビット線上の差信
号をある程度増幅した後に、時刻ｔ２でクロック信号線
Ｐ２を高レベルにしてＭＯ８ＦＥＴＱ７を導通状態とし
、ラッチ信号発生回路の電流駆動能力を高め、より強力
にラッチ信号線Ｓのレベルを引き下げる。従って、時刻
ｔ２以降はビット線上の差信号が、より高速に増幅され
る。すなわち、センスアンプの微小差信号増幅動作が高
速になる。In this way, after amplifying the difference signal on the bit line to some extent while the current suction ability is weak, at time t2, the clock signal line P2 is set to a high level to make MO8FET Q7 conductive, thereby increasing the current driving ability of the latch signal generation circuit. The level of the latch signal line S is lowered more strongly. Therefore, after time t2, the difference signal on the bit line is amplified at a higher speed. That is, the minute difference signal amplification operation of the sense amplifier becomes faster.
以上のように、本実施例では、エンハンスメント型ＭＯ
ＳＦＥＴ Ｑ５のソースと接地電源線の間にデプリー
ション型ＭＯ３ＦＥＴ Ｑ８を挿入し、そのゲートを
ソースと同電位にすることで、微小差信号増幅時（起動
時）には電源電圧依存性のない一定の電流吸引能力で安
定した動作を行い、さらにその後はＭＯＳＦＥＴ Ｑ
７により本ラッチ信号発生回路の電流能力を高めて高速
動作とする事が可能である。As described above, in this embodiment, the enhancement type MO
By inserting a depletion type MO3FET Q8 between the source of SFET Q5 and the ground power supply line and setting its gate to the same potential as the source, a constant signal that is independent of the power supply voltage is generated during amplification of minute difference signals (at startup). It performs stable operation with current suction ability, and after that, MOSFET Q
7, it is possible to increase the current capacity of this latch signal generation circuit and achieve high-speed operation.
なお、本実施例では定電流回路にデプリーション型ＭＯ
３ＦＥＴを用いたが、この定電流回路としてバイポーラ
トランジスタや他の種類のトランジスタを用いても本発
明が実施できることは明白である。In addition, in this embodiment, a depletion type MO is used in the constant current circuit.
Although 3FETs are used, it is clear that the present invention can be implemented using bipolar transistors or other types of transistors as the constant current circuit.
さらに、以上の説明は便宜上すべてＮチャネルＭＯ３Ｆ
ＥＴを使用した例により行ったが、本発明はＰチャネル
ＭＯ８ＦＥＴでも、また、他のどのような種類のトラン
ジスタの回路にも本質的に同様に適用し得るものである
。Furthermore, for convenience, all of the above explanations are based on N-channel MO3F
Although illustrated using an ET, the invention is essentially equally applicable to P-channel MO8FET or any other type of transistor circuit.
（発明の効果）
以上説明したように本発明のダイナミック型センスアン
プ用ラッチ信号発生回路には、起動時にラッチ信号線か
ら吸引する電流を電源電圧の変動に関わらず一定値に制
限し、センスアンプの動作マージンを大きく取れる効果
があり、きらに、最適設計及び高性能化が容易になると
いう効果がある。(Effects of the Invention) As explained above, the dynamic sense amplifier latch signal generation circuit of the present invention limits the current drawn from the latch signal line at startup to a constant value regardless of fluctuations in the power supply voltage, and the sense amplifier This has the effect of providing a large operating margin, and secondly, it facilitates optimal design and high performance.
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示したダイナミック型センスアンプ用ラッチ信号発
生回路の各部信号の波形図、第３図は従来のダイナミッ
ク型センスアンプ用ラッチ信号発生回路の回路図、第４
図は第３図に示したラッチ信号発生回路の各部信号の波
形図である。
図において、Ｓはラッチ信号線、Ｐｉ、Ｐ２はクロック
信号線、Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５、Ｑ７はエンハ
ンスメント型ＭＯ３ＦＥＴ、Ｑ６はデプリーション型Ｍ
Ｏ３ＦＥＴ、ＢＬＩ 、ＢＬ２はピット線、ＷＬＩ、Ｗ
Ｌ２はワード線、ＭＣＩ、ＭＣ２はメモリセルをそれぞ
れ示す。Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
The waveform diagram of each part of the latch signal generation circuit for a dynamic sense amplifier shown in the figure is a waveform diagram of each part of the signal.
This figure is a waveform diagram of signals of various parts of the latch signal generation circuit shown in FIG. 3. In the figure, S is a latch signal line, Pi, P2 are clock signal lines, Ql, Q2 . Q3. Q4. Q5 and Q7 are enhancement type MO3FET, Q6 is depletion type M
O3FET, BLI, BL2 are pit lines, WLI, W
L2 represents a word line, and MCI and MC2 represent memory cells.
Claims (1)
のラッチ信号線上のラッチ信号を制御するラッチ信号発
生回路において、第１の入出力端子が電源線に接続され
制御端子が第１のクロック信号線に接続された第１のト
ランジスタと、当該第１のトランジスタの第２の入出力
端子と前記ラッチ信号線の間に挿入された定電流回路と
、第１の入出力端子が前記ラッチ信号線に接続され第２
の入出力端子が前記電源線に接続され制御端子が第２の
クロック信号線に接続された第２のトランジスタとを少
なくとも備えることを特徴とするダイナミック型センス
アンプ用ラッチ信号発生回路。In a latch signal generation circuit that controls a latch signal on a latch signal line of a dynamic sense amplifier in a semiconductor memory device, a first input/output terminal is connected to a power supply line and a control terminal is connected to a first clock signal line. a constant current circuit inserted between a second input/output terminal of the first transistor and the latch signal line; and a second transistor whose first input/output terminal is connected to the latch signal line.
A latch signal generation circuit for a dynamic sense amplifier, comprising at least a second transistor having an input/output terminal connected to the power supply line and a control terminal connected to the second clock signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315729A JPS63161588A (en) | 1986-12-24 | 1986-12-24 | Latch signal generating circuit for dynamic sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315729A JPS63161588A (en) | 1986-12-24 | 1986-12-24 | Latch signal generating circuit for dynamic sense amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161588A true JPS63161588A (en) | 1988-07-05 |
Family
ID=18068829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315729A Pending JPS63161588A (en) | 1986-12-24 | 1986-12-24 | Latch signal generating circuit for dynamic sense amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161588A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126495A (en) * | 1988-07-11 | 1990-05-15 | Toshiba Corp | Semiconductor memory |
-
1986
- 1986-12-24 JP JP61315729A patent/JPS63161588A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126495A (en) * | 1988-07-11 | 1990-05-15 | Toshiba Corp | Semiconductor memory |
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