JPS63158851A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63158851A JPS63158851A JP30701186A JP30701186A JPS63158851A JP S63158851 A JPS63158851 A JP S63158851A JP 30701186 A JP30701186 A JP 30701186A JP 30701186 A JP30701186 A JP 30701186A JP S63158851 A JPS63158851 A JP S63158851A
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- wiring layer
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- wiring
- integrated circuit
- semiconductor integrated
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010030 laminating Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
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- 239000010410 layer Substances 0.000 description 60
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- 229910052751 metal Inorganic materials 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に複数の配線層
を有する半導体集積回路装置に関する。
を有する半導体集積回路装置に関する。
従来の半導体集積回路装置の配線層は、単一の配線層9
例えばアルミニウム配線層あるいは多結晶シリコン層等
で形成され、スルーホールを介してトランジスタのソー
ス電極、トレイン電極、あるいはゲート電極に接続され
ていた。
例えばアルミニウム配線層あるいは多結晶シリコン層等
で形成され、スルーホールを介してトランジスタのソー
ス電極、トレイン電極、あるいはゲート電極に接続され
ていた。
第3図(a)、(”b)はそれぞれ従来の半導体集積回
路装置の一例を説明するための半導体集積i装置の平面
図およびそのB−B’線断面図である。
路装置の一例を説明するための半導体集積i装置の平面
図およびそのB−B’線断面図である。
第3図(a)、(b)に示すように、酸化膜6を被覆し
た半導体基板7上にアルミニウム配線層1を被着し、そ
の上にカバー5を塗布して半導体集積回路装置を形成し
ている。
た半導体基板7上にアルミニウム配線層1を被着し、そ
の上にカバー5を塗布して半導体集積回路装置を形成し
ている。
上述した従来の集積回路装置の配線層は、単一の層とな
っているので長い距離にわたって配線を走らせる場合、
抵抗値が大きくなるという欠点がある。
っているので長い距離にわたって配線を走らせる場合、
抵抗値が大きくなるという欠点がある。
すなわち、半導体集積回路装置、たとえば半導体メモリ
装置における大容量化に伴ってチップサイズは大きくな
ってしまう、従って、配線材料にアルミニウムなどの金
属配線層を用いてもチップの周囲を走る配線の尖端にお
ける抵抗は無視できない大きさになってしまい、回路動
作上問題になることがある。
装置における大容量化に伴ってチップサイズは大きくな
ってしまう、従って、配線材料にアルミニウムなどの金
属配線層を用いてもチップの周囲を走る配線の尖端にお
ける抵抗は無視できない大きさになってしまい、回路動
作上問題になることがある。
次に、かかる問題の具体例をあげて詳細に説明する。
例えば、チップサイズが15 m m X 15 m
m 。
m 。
アルミ配線の層抵抗を0.03Ω/μm2.配線幅を3
0μmとすると、配線の尖端における抵抗値は(,15
十5)xlO3xO,03xl/30=20Ωとなる。
0μmとすると、配線の尖端における抵抗値は(,15
十5)xlO3xO,03xl/30=20Ωとなる。
従って、電源電圧が5Vの場合、前記配線の尖端におけ
る電位降下VDRQPはVDROP=5 20XiX1
0−3 (V)となり、電流i (mA)をi=50m
Aとすると、VDROP=4Vとなる。すなわち、電源
電圧は外部から5■与えているが、実際は5−1=4
(V)Lか供給されないことになる。そこで、かかる電
源電圧降下の対策として、従来は配線層の配線幅を大き
くしていたが、その場合にはチップサイズが大きくなる
という欠点があった。
る電位降下VDRQPはVDROP=5 20XiX1
0−3 (V)となり、電流i (mA)をi=50m
Aとすると、VDROP=4Vとなる。すなわち、電源
電圧は外部から5■与えているが、実際は5−1=4
(V)Lか供給されないことになる。そこで、かかる電
源電圧降下の対策として、従来は配線層の配線幅を大き
くしていたが、その場合にはチップサイズが大きくなる
という欠点があった。
本発明の目的は、かかるチップサイズを大きくせずに長
距離配線層による抵抗値の増大を抑え且つ電源と接地間
に容量を形成することのできる半導体集積回路装置を提
供することにある。
距離配線層による抵抗値の増大を抑え且つ電源と接地間
に容量を形成することのできる半導体集積回路装置を提
供することにある。
本発明の半導体集積回路装置は、半導体基板と、この半
導体基板上に被覆した酸化膜と、前記酸化膜を含む半導
体基板上に形成した第一の配線層と、この配線層上に形
成した絶縁膜と、この絶縁膜上に形成し、且つ前記第一
の配線層の抵抗値とは異なる抵抗値を有する第二の配線
層とを有し、前記第一の配線層と前記第二の配線層とを
重なり部分を有するように積層して構成される。
導体基板上に被覆した酸化膜と、前記酸化膜を含む半導
体基板上に形成した第一の配線層と、この配線層上に形
成した絶縁膜と、この絶縁膜上に形成し、且つ前記第一
の配線層の抵抗値とは異なる抵抗値を有する第二の配線
層とを有し、前記第一の配線層と前記第二の配線層とを
重なり部分を有するように積層して構成される。
上述した二つの配線層による合成抵抗Rは第一の配線層
の抵抗R1と第二の配線層の抵抗R2との並列の値、す
なわちR=RI X R3/ (Rl +R2)となっ
て抵抗値を軽減することができる。
の抵抗R1と第二の配線層の抵抗R2との並列の値、す
なわちR=RI X R3/ (Rl +R2)となっ
て抵抗値を軽減することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の平面図およびそ
のA−A’線断面図である。
を説明するための半導体集積回路装置の平面図およびそ
のA−A’線断面図である。
第1図(a)、(b)に示すように、酸化膜6を形成し
た半導体基板7上に第一の配線層1をアルミニウムなど
の金属層で形成することは従来と同じである9本実施例
においては、第一の配線層1上に被覆した絶縁膜4の上
に第二の配線層2を形成し、この配線層2は絶縁膜4に
あけられたスルーホール3を介して第一の配線層1と接
続される。
た半導体基板7上に第一の配線層1をアルミニウムなど
の金属層で形成することは従来と同じである9本実施例
においては、第一の配線層1上に被覆した絶縁膜4の上
に第二の配線層2を形成し、この配線層2は絶縁膜4に
あけられたスルーホール3を介して第一の配線層1と接
続される。
本実施例においては、第一の配線層1と第二の配線層2
とを同一電位にした例である。
とを同一電位にした例である。
この場合の抵抗値を計算するに、第一の配線層1の層抵
抗を0.03Ω/μm2.第二の配線層2の層抵抗を0
.15Ω/μm2とすると、第一の配線層1の抵抗R1
はR+ = (15+5 ) x103xo、03xl
/30=20Ωとなり、また第二の配線層2の抵抗R2
はR2=(15十5)xlO3xo、15xl/30=
100Ωとなる。従って、全体の抵抗RはR=R,XR
2/(R1+R2)=16.7Ωとなり、抵抗値を3.
3Ω低減させたことになる。
抗を0.03Ω/μm2.第二の配線層2の層抵抗を0
.15Ω/μm2とすると、第一の配線層1の抵抗R1
はR+ = (15+5 ) x103xo、03xl
/30=20Ωとなり、また第二の配線層2の抵抗R2
はR2=(15十5)xlO3xo、15xl/30=
100Ωとなる。従って、全体の抵抗RはR=R,XR
2/(R1+R2)=16.7Ωとなり、抵抗値を3.
3Ω低減させたことになる。
第2図は本発明の第二の実施例を説明するための半導体
集積回路装置の平面図である。
集積回路装置の平面図である。
第2図に示すように、二組設けられた配線層のうち1.
8は第一の配線層、2,9は第二の配線層を表わし、3
.10はスルーホールを表わす。
8は第一の配線層、2,9は第二の配線層を表わし、3
.10はスルーホールを表わす。
この第二の実施例において、第一の配線層1を接地電位
に、また他方の°第一の配線層8を電源電位にすると、
第一の配線層1,8はそれぞれスルーホール3.10を
介して第二の配線層2.9に接続されている。従って、
第一の配線層1および第二の配線層9の重なり部分と、
第一の配線層8および第二の配線層2の重なり部分とは
電源電位と接地電位との間にコンデンサを形成すること
になる。このように、多層とし且つコンデンサを形成す
ることにより抵抗値を低減するだけでなく、電源電圧の
変動をも抑制することができる。
に、また他方の°第一の配線層8を電源電位にすると、
第一の配線層1,8はそれぞれスルーホール3.10を
介して第二の配線層2.9に接続されている。従って、
第一の配線層1および第二の配線層9の重なり部分と、
第一の配線層8および第二の配線層2の重なり部分とは
電源電位と接地電位との間にコンデンサを形成すること
になる。このように、多層とし且つコンデンサを形成す
ることにより抵抗値を低減するだけでなく、電源電圧の
変動をも抑制することができる。
以上説明したように、本発明は半導体集積回路装置にお
ける配線層を単一層から2層又は複数の層で形成するこ
とにより、配線層の抵抗値を低減させる効果がある。ま
た、別々に複数本の単一配線層を用いると広いスペース
が必要であるのに対し、第一の配線層の上部または下部
に第二の配線層を形成することによりスペースを有効に
使用できる効果もある。更に、電源電位配線層と接地電
位配線層の間にコンデンサを形成することができるので
、電源電位がノイズによって変動することを防止できる
効果もある。
ける配線層を単一層から2層又は複数の層で形成するこ
とにより、配線層の抵抗値を低減させる効果がある。ま
た、別々に複数本の単一配線層を用いると広いスペース
が必要であるのに対し、第一の配線層の上部または下部
に第二の配線層を形成することによりスペースを有効に
使用できる効果もある。更に、電源電位配線層と接地電
位配線層の間にコンデンサを形成することができるので
、電源電位がノイズによって変動することを防止できる
効果もある。
第1図(a)、(b)はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の平面図およびそ
のA−A’線断面図、第2図は本発明の第二の実施例を
説明するための半導体集積回路装置の平面図、第3図(
a)、(b)はそれぞれ従来の半導体集積回路装置の一
例を説明するための半導体集積回路装置の平面図および
そのB−B’線断面図である。 1・・・第一の配線層、2・・・第二の配線層、3・・
・スルーホール、4・・・絶縁層、5・・・カバー、6
・・・酸化膜、7・・・基板。 第1図 第2図 第3図
を説明するための半導体集積回路装置の平面図およびそ
のA−A’線断面図、第2図は本発明の第二の実施例を
説明するための半導体集積回路装置の平面図、第3図(
a)、(b)はそれぞれ従来の半導体集積回路装置の一
例を説明するための半導体集積回路装置の平面図および
そのB−B’線断面図である。 1・・・第一の配線層、2・・・第二の配線層、3・・
・スルーホール、4・・・絶縁層、5・・・カバー、6
・・・酸化膜、7・・・基板。 第1図 第2図 第3図
Claims (1)
- 半導体基板と、この半導体基板上に被覆した酸化膜と、
前記酸化膜を含む半導体基板上に形成した第一の配線層
と、この配線層上に形成した絶縁膜と、この絶縁膜上に
形成し、且つ前記第一の配線層の抵抗値とは異なる抵抗
値を有する第二の配線層とを有し、前記第一の配線層と
前記第二の配線層とを重なり部分を有するように積層す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30701186A JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30701186A JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63158851A true JPS63158851A (ja) | 1988-07-01 |
Family
ID=17963941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30701186A Pending JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63158851A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
JPS5972152A (ja) * | 1982-10-18 | 1984-04-24 | Nec Corp | マスタスライス方式集積回路 |
JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-12-22 JP JP30701186A patent/JPS63158851A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
JPS5972152A (ja) * | 1982-10-18 | 1984-04-24 | Nec Corp | マスタスライス方式集積回路 |
JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
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