JPS63158851A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63158851A JPS63158851A JP30701186A JP30701186A JPS63158851A JP S63158851 A JPS63158851 A JP S63158851A JP 30701186 A JP30701186 A JP 30701186A JP 30701186 A JP30701186 A JP 30701186A JP S63158851 A JPS63158851 A JP S63158851A
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- wiring layer
- resistance
- wiring
- integrated circuit
- semiconductor integrated
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010030 laminating Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
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- 239000010410 layer Substances 0.000 description 60
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に複数の配線層
を有する半導体集積回路装置に関する。
を有する半導体集積回路装置に関する。
従来の半導体集積回路装置の配線層は、単一の配線層９
例えばアルミニウム配線層あるいは多結晶シリコン層等
で形成され、スルーホールを介してトランジスタのソー
ス電極、トレイン電極、あるいはゲート電極に接続され
ていた。
例えばアルミニウム配線層あるいは多結晶シリコン層等
で形成され、スルーホールを介してトランジスタのソー
ス電極、トレイン電極、あるいはゲート電極に接続され
ていた。
第３図（ａ）、（”ｂ）はそれぞれ従来の半導体集積回
路装置の一例を説明するための半導体集積ｉ装置の平面
図およびそのＢ−Ｂ’線断面図である。
路装置の一例を説明するための半導体集積ｉ装置の平面
図およびそのＢ−Ｂ’線断面図である。
第３図（ａ）、（ｂ）に示すように、酸化膜６を被覆し
た半導体基板７上にアルミニウム配線層１を被着し、そ
の上にカバー５を塗布して半導体集積回路装置を形成し
ている。
た半導体基板７上にアルミニウム配線層１を被着し、そ
の上にカバー５を塗布して半導体集積回路装置を形成し
ている。
上述した従来の集積回路装置の配線層は、単一の層とな
っているので長い距離にわたって配線を走らせる場合、
抵抗値が大きくなるという欠点がある。
っているので長い距離にわたって配線を走らせる場合、
抵抗値が大きくなるという欠点がある。
すなわち、半導体集積回路装置、たとえば半導体メモリ
装置における大容量化に伴ってチップサイズは大きくな
ってしまう、従って、配線材料にアルミニウムなどの金
属配線層を用いてもチップの周囲を走る配線の尖端にお
ける抵抗は無視できない大きさになってしまい、回路動
作上問題になることがある。
装置における大容量化に伴ってチップサイズは大きくな
ってしまう、従って、配線材料にアルミニウムなどの金
属配線層を用いてもチップの周囲を走る配線の尖端にお
ける抵抗は無視できない大きさになってしまい、回路動
作上問題になることがある。
次に、かかる問題の具体例をあげて詳細に説明する。
例えば、チップサイズが１５ ｍ ｍ Ｘ １５ ｍ
ｍ 。
ｍ 。
アルミ配線の層抵抗を０．０３Ω／μｍ２．配線幅を３
０μｍとすると、配線の尖端における抵抗値は（，１５
十５）ｘｌＯ３ｘＯ，０３ｘｌ／３０＝２０Ωとなる。
０μｍとすると、配線の尖端における抵抗値は（，１５
十５）ｘｌＯ３ｘＯ，０３ｘｌ／３０＝２０Ωとなる。
従って、電源電圧が５Ｖの場合、前記配線の尖端におけ
る電位降下ＶＤＲＱＰはＶＤＲＯＰ＝５ ２０ＸｉＸ１
０−３ （Ｖ）となり、電流ｉ （ｍＡ）をｉ＝５０ｍ
Ａとすると、ＶＤＲＯＰ＝４Ｖとなる。すなわち、電源
電圧は外部から５■与えているが、実際は５−１＝４
（Ｖ）Ｌか供給されないことになる。そこで、かかる電
源電圧降下の対策として、従来は配線層の配線幅を大き
くしていたが、その場合にはチップサイズが大きくなる
という欠点があった。
る電位降下ＶＤＲＱＰはＶＤＲＯＰ＝５ ２０ＸｉＸ１
０−３ （Ｖ）となり、電流ｉ （ｍＡ）をｉ＝５０ｍ
Ａとすると、ＶＤＲＯＰ＝４Ｖとなる。すなわち、電源
電圧は外部から５■与えているが、実際は５−１＝４
（Ｖ）Ｌか供給されないことになる。そこで、かかる電
源電圧降下の対策として、従来は配線層の配線幅を大き
くしていたが、その場合にはチップサイズが大きくなる
という欠点があった。
本発明の目的は、かかるチップサイズを大きくせずに長
距離配線層による抵抗値の増大を抑え且つ電源と接地間
に容量を形成することのできる半導体集積回路装置を提
供することにある。
距離配線層による抵抗値の増大を抑え且つ電源と接地間
に容量を形成することのできる半導体集積回路装置を提
供することにある。
本発明の半導体集積回路装置は、半導体基板と、この半
導体基板上に被覆した酸化膜と、前記酸化膜を含む半導
体基板上に形成した第一の配線層と、この配線層上に形
成した絶縁膜と、この絶縁膜上に形成し、且つ前記第一
の配線層の抵抗値とは異なる抵抗値を有する第二の配線
層とを有し、前記第一の配線層と前記第二の配線層とを
重なり部分を有するように積層して構成される。
導体基板上に被覆した酸化膜と、前記酸化膜を含む半導
体基板上に形成した第一の配線層と、この配線層上に形
成した絶縁膜と、この絶縁膜上に形成し、且つ前記第一
の配線層の抵抗値とは異なる抵抗値を有する第二の配線
層とを有し、前記第一の配線層と前記第二の配線層とを
重なり部分を有するように積層して構成される。
上述した二つの配線層による合成抵抗Ｒは第一の配線層
の抵抗Ｒ１と第二の配線層の抵抗Ｒ２との並列の値、す
なわちＲ＝ＲＩ Ｘ Ｒ３／ （Ｒｌ ＋Ｒ２）となっ
て抵抗値を軽減することができる。
の抵抗Ｒ１と第二の配線層の抵抗Ｒ２との並列の値、す
なわちＲ＝ＲＩ Ｘ Ｒ３／ （Ｒｌ ＋Ｒ２）となっ
て抵抗値を軽減することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の平面図およびそ
のＡ−Ａ’線断面図である。
を説明するための半導体集積回路装置の平面図およびそ
のＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、酸化膜６を形成し
た半導体基板７上に第一の配線層１をアルミニウムなど
の金属層で形成することは従来と同じである９本実施例
においては、第一の配線層１上に被覆した絶縁膜４の上
に第二の配線層２を形成し、この配線層２は絶縁膜４に
あけられたスルーホール３を介して第一の配線層１と接
続される。
た半導体基板７上に第一の配線層１をアルミニウムなど
の金属層で形成することは従来と同じである９本実施例
においては、第一の配線層１上に被覆した絶縁膜４の上
に第二の配線層２を形成し、この配線層２は絶縁膜４に
あけられたスルーホール３を介して第一の配線層１と接
続される。
本実施例においては、第一の配線層１と第二の配線層２
とを同一電位にした例である。
とを同一電位にした例である。
この場合の抵抗値を計算するに、第一の配線層１の層抵
抗を０．０３Ω／μｍ２．第二の配線層２の層抵抗を０
．１５Ω／μｍ２とすると、第一の配線層１の抵抗Ｒ１
はＲ＋ ＝ （１５＋５ ） ｘ１０３ｘｏ、０３ｘｌ
／３０＝２０Ωとなり、また第二の配線層２の抵抗Ｒ２
はＲ２＝（１５十５）ｘｌＯ３ｘｏ、１５ｘｌ／３０＝
１００Ωとなる。従って、全体の抵抗ＲはＲ＝Ｒ，ＸＲ
２／（Ｒ１＋Ｒ２）＝１６．７Ωとなり、抵抗値を３．
３Ω低減させたことになる。
抗を０．０３Ω／μｍ２．第二の配線層２の層抵抗を０
．１５Ω／μｍ２とすると、第一の配線層１の抵抗Ｒ１
はＲ＋ ＝ （１５＋５ ） ｘ１０３ｘｏ、０３ｘｌ
／３０＝２０Ωとなり、また第二の配線層２の抵抗Ｒ２
はＲ２＝（１５十５）ｘｌＯ３ｘｏ、１５ｘｌ／３０＝
１００Ωとなる。従って、全体の抵抗ＲはＲ＝Ｒ，ＸＲ
２／（Ｒ１＋Ｒ２）＝１６．７Ωとなり、抵抗値を３．
３Ω低減させたことになる。
第２図は本発明の第二の実施例を説明するための半導体
集積回路装置の平面図である。
集積回路装置の平面図である。
第２図に示すように、二組設けられた配線層のうち１．
８は第一の配線層、２，９は第二の配線層を表わし、３
．１０はスルーホールを表わす。
８は第一の配線層、２，９は第二の配線層を表わし、３
．１０はスルーホールを表わす。
この第二の実施例において、第一の配線層１を接地電位
に、また他方の°第一の配線層８を電源電位にすると、
第一の配線層１，８はそれぞれスルーホール３．１０を
介して第二の配線層２．９に接続されている。従って、
第一の配線層１および第二の配線層９の重なり部分と、
第一の配線層８および第二の配線層２の重なり部分とは
電源電位と接地電位との間にコンデンサを形成すること
になる。このように、多層とし且つコンデンサを形成す
ることにより抵抗値を低減するだけでなく、電源電圧の
変動をも抑制することができる。
に、また他方の°第一の配線層８を電源電位にすると、
第一の配線層１，８はそれぞれスルーホール３．１０を
介して第二の配線層２．９に接続されている。従って、
第一の配線層１および第二の配線層９の重なり部分と、
第一の配線層８および第二の配線層２の重なり部分とは
電源電位と接地電位との間にコンデンサを形成すること
になる。このように、多層とし且つコンデンサを形成す
ることにより抵抗値を低減するだけでなく、電源電圧の
変動をも抑制することができる。
以上説明したように、本発明は半導体集積回路装置にお
ける配線層を単一層から２層又は複数の層で形成するこ
とにより、配線層の抵抗値を低減させる効果がある。ま
た、別々に複数本の単一配線層を用いると広いスペース
が必要であるのに対し、第一の配線層の上部または下部
に第二の配線層を形成することによりスペースを有効に
使用できる効果もある。更に、電源電位配線層と接地電
位配線層の間にコンデンサを形成することができるので
、電源電位がノイズによって変動することを防止できる
効果もある。
ける配線層を単一層から２層又は複数の層で形成するこ
とにより、配線層の抵抗値を低減させる効果がある。ま
た、別々に複数本の単一配線層を用いると広いスペース
が必要であるのに対し、第一の配線層の上部または下部
に第二の配線層を形成することによりスペースを有効に
使用できる効果もある。更に、電源電位配線層と接地電
位配線層の間にコンデンサを形成することができるので
、電源電位がノイズによって変動することを防止できる
効果もある。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するための半導体集積回路装置の平面図およびそ
のＡ−Ａ’線断面図、第２図は本発明の第二の実施例を
説明するための半導体集積回路装置の平面図、第３図（
ａ）、（ｂ）はそれぞれ従来の半導体集積回路装置の一
例を説明するための半導体集積回路装置の平面図および
そのＢ−Ｂ’線断面図である。 １・・・第一の配線層、２・・・第二の配線層、３・・
・スルーホール、４・・・絶縁層、５・・・カバー、６
・・・酸化膜、７・・・基板。 第１図 第２図 第３図
を説明するための半導体集積回路装置の平面図およびそ
のＡ−Ａ’線断面図、第２図は本発明の第二の実施例を
説明するための半導体集積回路装置の平面図、第３図（
ａ）、（ｂ）はそれぞれ従来の半導体集積回路装置の一
例を説明するための半導体集積回路装置の平面図および
そのＢ−Ｂ’線断面図である。 １・・・第一の配線層、２・・・第二の配線層、３・・
・スルーホール、４・・・絶縁層、５・・・カバー、６
・・・酸化膜、７・・・基板。 第１図 第２図 第３図
Claims (1)
- 半導体基板と、この半導体基板上に被覆した酸化膜と、
前記酸化膜を含む半導体基板上に形成した第一の配線層
と、この配線層上に形成した絶縁膜と、この絶縁膜上に
形成し、且つ前記第一の配線層の抵抗値とは異なる抵抗
値を有する第二の配線層とを有し、前記第一の配線層と
前記第二の配線層とを重なり部分を有するように積層す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30701186A JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30701186A JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158851A true JPS63158851A (ja) | 1988-07-01 |
Family
ID=17963941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30701186A Pending JPS63158851A (ja) | 1986-12-22 | 1986-12-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158851A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5972152A (ja) * | 1982-10-18 | 1984-04-24 | Nec Corp | マスタスライス方式集積回路 |
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-12-22 JP JP30701186A patent/JPS63158851A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5972152A (ja) * | 1982-10-18 | 1984-04-24 | Nec Corp | マスタスライス方式集積回路 |
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
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