JPS63156416A - Analog switch driving circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、たとえばスイッチド・キャノ々シタ回路に用
いられるアナログスイッチのゲートをクロック信号によ
）、［動ずる丸めのアナログスイッチ駆動回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Industrial Application Field) The present invention provides a method for controlling the gate of an analog switch used in, for example, a switched capacitor circuit by a clock signal, This invention relates to an analog switch drive circuit.
（従来の技術）
第３図はスイッチド・キャノ々シタ回路を用いター次の
ローバスフィルタを示している。ｖ７は入力電圧，Ｓｌ
およびＳ２はそれぞＡＰチャネルＭＯＳ ｝ラ／ジスタ
とＮチャネルトランジスタとが並列接続されてなるＣＭ
ＯＳアナログスイッチ、φ１およびφはクロック信号，
工，〜Ｉ６はそれぞれＣＭＯＳＭＯＳインバータはキャ
パシタ％ ”ＡＧはアナログ接地電位、Ａは演算増幅
器、Ｃはフィードバック用キャパシタ、ｖｏＵＴは出力
電圧である。上記ＣＭＯＳイ／パータエ 〜工、は、そ
れぞれ第４図に示すようにＰチャネルトランジスタＴ２
とＮチャネルトランジスタＴＮとがＶｐｎｔ源ノードと
ｖ、、ｉ源ノードとの間に直列に接続され、この両トラ
ンジスタＴＰ、ＴＮのゲート相互が接続されて入力ノー
ドＩＮとな夛、そのｒレイン相互接続部が出力ノード０
１ＪＴとなっている。(Prior Art) FIG. 3 shows a ter-order low-pass filter using a switched canceller circuit. v7 is the input voltage, Sl
and S2 are respectively AP channel MOS } CM formed by parallel connection of a register/register and an N channel transistor.
OS analog switch, φ1 and φ are clock signals,
The CMOS inverter is the capacitor percentage.AG is the analog ground potential, A is the operational amplifier, C is the feedback capacitor, and voUT is the output voltage. P channel transistor T2 as shown in
and an N-channel transistor TN are connected in series between the Vpnt source node and the v, , i source node, and the gates of both transistors TP and TN are connected to each other to form an input node IN, and their r-rains are connected to each other. Connection part is output node 0
It is 1JT.
上記クロック信号φ 、φ２は１周波数がそれぞれｆｃ
であって高レベル期間が互いに重なシ合わないものであ
り、上記ローパスフィルタのカットオアナログスイッチ
Ｓ４．Ｓ２をクロック信号によシ駆動する場合、クロッ
ク信号に負荷の駆動力を持たせるため、および相補信号
が必要であるため、ＣＭＯＳインバータが複数個使用さ
れており、その出力振幅は電源電圧（ｖＤＤ電源ノード
とｖｓｉ電源ノードとの電位差）に等しい。The above clock signals φ and φ2 each have one frequency fc
The high level periods do not overlap with each other, and the cut-off analog switch S4. When S2 is driven by a clock signal, multiple CMOS inverters are used to give the clock signal the power to drive the load, and complementary signals are required, and the output amplitude is equal to the power supply voltage (vDD). (potential difference between the power supply node and the vsi power supply node).
一方、スイッチド・キャパシタ回路を低電圧で使用した
場合、アナログスイッチＳ、Ｓ２−のオン抵抗が問題に
なる。何故なら、スイッチド・キャパシタ回路の基本動
作は、キャノ２シタへの充放電の繰シ返しであるから、
クロック信号の周波数に比べて十分小さい時間となるよ
ってアナログスイッチのオン抵抗とキャパシタの容量値
とで定まる時定数を設定する必要があるためである。こ
こで、アナログスイッチのＰチャネルトランジスタ、Ｎ
チャネルトランジスタとして閾値電圧の絶対値がＩＶＳ
度のものを使用する場合を考える。アナログ接地電位ｖ
ＡＧを中心に正側に１．５ｖのｖＤＤ電圧。On the other hand, when a switched capacitor circuit is used at a low voltage, the on-resistance of the analog switches S and S2- becomes a problem. This is because the basic operation of a switched capacitor circuit is to repeatedly charge and discharge a capacitor.
This is because the time is sufficiently small compared to the frequency of the clock signal, so it is necessary to set a time constant determined by the on-resistance of the analog switch and the capacitance value of the capacitor. Here, the P-channel transistor of the analog switch, N
As a channel transistor, the absolute value of the threshold voltage is IVS
Consider the case where a degree one is used. analog ground potential v
1.5v vDD voltage on the positive side centering on AG.
負側に−１，５ｖとなるｖｓｇ電圧を加えた場合、アナ
ログ接地電位ｖＡｏを入力とすると、アナログスイッチ
のトランジスタのゲート・ソース間には１、５ Ｖ Ｌ
か印加さ′ｒＬない。このとき、バックゲート効果によ
り上記トランジスタの閾値電圧が高くなりでいるため、
たとえば電源電圧５ｖでスイノチド・キャパシタ回路を
使用した場合に比べてアナログスイッチのオン抵抗が大
きくなる。従って。When a vsg voltage of -1.5V is applied to the negative side, if the analog ground potential vAo is input, 1.5 V L between the gate and source of the transistor of the analog switch.
There is no application of 'rL. At this time, the threshold voltage of the transistor becomes high due to the back gate effect, so
For example, the on-resistance of the analog switch becomes larger than when a suinotide capacitor circuit is used at a power supply voltage of 5V. Therefore.
スイッチド・キャパシタ回路を電源電圧３ｖ（ｖＤＤ＝
１．５Ｖ、Ｖ、、＝−１，５Ｖ）で使用する場合には。A switched capacitor circuit is connected to a power supply voltage of 3V (vDD=
1.5V, V, , = -1.5V).
アナログスイッチのトランジスタのオン抵抗を下げるた
めにゲート幅対ゲート長の比を大きくする必要が生じる
。しかし、このようにしてオン抵抗を下げると、スイッ
チド・チャｔ４シタ回路を電源電圧５ｖで使用する場合
には、上記トランジスタのサイズは過大であシ、チップ
サイズの面から見て不利である。また、上記トランジス
タのオン抵抗を下げるためにゲート幅を大きくすると、
クロック信号のフィードスルー等が生じ、スイッチド・
キャノ９シタ回路にとりて不具合が生じる。In order to lower the on-resistance of a transistor in an analog switch, it is necessary to increase the ratio of gate width to gate length. However, if the on-resistance is lowered in this way, when using a switched transistor circuit with a power supply voltage of 5V, the size of the above-mentioned transistor will be too large, which is disadvantageous in terms of chip size. . Also, if you increase the gate width to lower the on-resistance of the above transistor,
Feedthrough of the clock signal occurs, resulting in switched
This causes a problem for the cano-nine circuit.
（発明が解決しようとする問題点）
本発明は、上記したように低電圧での使用に際してＭＯ
Ｓ型アナログスイッチのオン抵抗が上昇するという問題
点、および上記オン抵抗を下げるためにアナログスイッ
チのトランジスタのゲート幅対ゲート長の比を大きくす
るとトランジスタのサイズが大きくなるという問題点を
根本的に解決すべくなされたもので、 ＭＯＳ型アナロ
グスイッチの低電圧での使用に際してそのトランジスタ
のサイズを大きくすることなく、そのオン抵抗の上昇を
抑制し得るアナログスイッチ駆動回路を提供することを
目的とする。(Problems to be Solved by the Invention) As described above, the present invention provides MO
This fundamentally solves the problem that the on-resistance of S-type analog switches increases, and that increasing the gate width to gate length ratio of analog switch transistors to lower the on-resistance increases the transistor size. The purpose of this invention is to provide an analog switch drive circuit that can suppress the increase in on-resistance of a MOS type analog switch when used at low voltage without increasing the size of the transistor. .
［発明の構成コ
（問題点を解決するための手段）
本発明のアナログスイッチ駆動回路は、並列接続された
ＰチャネルＭＯＳトランジスタおよヒＮチャネルＭＯＳ
トランジスタを、制御クロック入力ノードと制御対象で
あるアナログスイッチ用ＭＯＳトランジスタのゲートと
の間に接続し、上記制御クロック人力ノードの制御クロ
ック入力とは逆相の反転制御クロック入力を上記並列接
続された２個のＭＯＳ ）ランジスタのうち前記アナロ
グスイッチ用ＭＯＳトランジスタと同一導電型の一方の
トランジスタのゲートに接続し、他方の反対導電型のト
ランジスタのｅ−）に前記制御クロック入力を遅延回路
を介して接続し、この遅延回路の出力端と前記アナログ
スイッチ用ＭＯＳトランジスタのゲートとの間に昇圧用
容量を接続してなることを特徴とする特
（作用）
制御クロックの所定論理レベルの期間にそのレベル（電
源電圧）よシ所定電圧だけ昇圧された駆動信号を出力し
てアナログスイッチ用ＭＯ８）う／ジスタのゲートを駆
動するようにな夛、アナログスイッチが低電圧で使用さ
れる場合でも、そのスイッチ用ＭＯＳトランジスタのサ
イズを大きくすることなく、そのオン抵抗の上昇を抑制
することが可能になる。[Configuration of the Invention (Means for Solving Problems)] The analog switch drive circuit of the present invention includes a P-channel MOS transistor and an N-channel MOS transistor connected in parallel.
A transistor is connected between a control clock input node and the gate of an analog switch MOS transistor to be controlled, and an inverted control clock input having a phase opposite to the control clock input of the control clock human node is connected in parallel to the control clock input node. The control clock input is connected to the gate of one transistor of the same conductivity type as the analog switch MOS transistor among the two MOS) transistors, and the control clock input is connected to the gate of the other transistor of the opposite conductivity type through a delay circuit. and a step-up capacitor is connected between the output end of the delay circuit and the gate of the analog switch MOS transistor. By outputting a drive signal boosted by a predetermined voltage (power supply voltage) to drive the gate of an analog switch MO8), even if the analog switch is used at a low voltage, the switch It becomes possible to suppress an increase in the on-resistance of the MOS transistor without increasing the size of the MOS transistor.
（実施例）
以下１図面を参照して本発明の一実施例を詳細に説明す
る。第１図において、Ｓ・・・はそれぞれＣＭＯＳアナ
ログスイッチであり、それぞれＰチャネルトランジスタ
ＴとＮチャネルトランジスタＴＮとが並列接続されてな
る。１０は上記アナログスイッチＳ・・・のＮチャネル
トランジスタＴＮのデートを駆動するための駆動クロッ
ク信号φ。。ア、を出力する第１の駆動回路、２ｏは上
記アナログスイッチＳ・・・のＰチャネルトランジスタ
ＴＰのゲートを駆動するための駆動クロック信号φ。。(Example) An example of the present invention will be described in detail below with reference to one drawing. In FIG. 1, S... is a CMOS analog switch, each of which is made up of a P-channel transistor T and an N-channel transistor TN connected in parallel. Reference numeral 10 denotes a drive clock signal φ for driving the date of the N-channel transistor TN of the analog switch S. . A, a first drive circuit 2o outputs a drive clock signal φ for driving the gate of the P-channel transistor TP of the analog switch S. .
、２を出力する第２の駆動回路、ＣＬは上記各駆動回路
１０．２０それぞれの負荷容ｔ（負荷となるトランジス
タのゲート容量および配線容量）、φＩＮおよびφＩＮ
は相補的なりロック信号入力であって、それぞれ上記各
駆動回路１０ 、２．０に入力するものである。, 2, CL is the load capacitance t (gate capacitance and wiring capacitance of the transistor serving as the load), φIN and φIN of each of the drive circuits 10.20 above.
are complementary lock signal inputs, which are input to each of the drive circuits 10 and 2.0, respectively.
上記第１の駆動回路１ｏにおいて、Ｐチャネルトランジ
スタ１とＮチャネルトランジスタ２とが並列接続されて
おり、その一端がφ、Ｎ入カフカノードその他端がφ。In the first drive circuit 1o, a P-channel transistor 1 and an N-channel transistor 2 are connected in parallel, one end of which is φ, and the other end of the N-input Kafka node is φ.
ＵＴ出力ノードに接続されている。Connected to the UT output node.
上記φ１Ｎ人カノードと前記Ｐチャネルトランジスタ１
のゲート七の間に遅延回路３が接続され、上記ゲート（
遅延回路３の出力ノード）と前記φ。。Ｔ１出力ノード
との間に昇圧用容量ＣＢが接続され、φ□、入力ノード
と前記Ｎチャネルトランジスタ２のゲートとが接続され
ている。上記遅延回路３の遅延時間ｔｄは、クロック周
期の数分の１程度である。The above φ1N cathode and the P channel transistor 1
A delay circuit 3 is connected between the gates 7 and 7 of the gates (
output node of the delay circuit 3) and the φ. . A boosting capacitor CB is connected between the T1 output node and the φ□ input node and the gate of the N-channel transistor 2. The delay time td of the delay circuit 3 is approximately a fraction of the clock cycle.
一方、第２の駆動回路２０ Ｋ ｂｒでは、上記第１の
駆動回路１０のφ 人力ノードとφ□、入カッＮ
−ドとを逆・にすると共にかチャネルトランジスタ１と
Ｎチャネルトランジスタ２とを入れ替Ｉｔ構成と力って
５る。On the other hand, in the second drive circuit 20 K br , the φ human power node and φ□ of the first drive circuit 10 and the input node N − are reversed, and the channel transistor 1 and the N channel transistor 2 are Replacement It configuration and power are 5.
次に、上記第１の駆動回路１０の動作を第２図を参照し
て説明する。φ工、信号が低レベルから高レベル（ｖＤ
Ｄ電源電圧レベル）に変化する（φＩＮ信号が高レベル
から低レベルに変化する）と、Ｎチャネルトランジスタ
２はオフ状態だなる。このとき、遅延回路３の出力φｄ
が低レベルの間はＰチャネルトランジスタ１はオン状態
のままであり、φ０ＩＴＴＩ出力ノードはｖＤＤ電源電
圧レベルになって負荷容量ＣＬおよび昇圧用容量Ｃ８は
それぞれ両端間電圧がＶ。Ｄ電圧になるまで充電される
。上記遅延回路３の遅延時間ｔｄだけ遅れてその出力が
高レベルに変化すると、Ｐチャネルトランジスタ１はオ
フ状態になる。このとき、昇圧用容量ＣＢの遅延回路側
の一端がｖＤＤ電諒電位電位るので、この容量ＣＢによ
シφ。ＵＴ１出力ノードが昇圧される。この昇圧電圧分
が昇圧用容量ＣＢと負荷容量ＣＬとだけＣＬ＋２Ｃ。Next, the operation of the first drive circuit 10 will be explained with reference to FIG. 2. φ, the signal changes from low level to high level (vD
D power supply voltage level) (the φIN signal changes from a high level to a low level), the N-channel transistor 2 is in an off state. At this time, the output φd of the delay circuit 3
While is at a low level, the P-channel transistor 1 remains on, the φ0ITTI output node becomes the vDD power supply voltage level, and the voltage across the load capacitor CL and boosting capacitor C8 is V. It is charged until it reaches D voltage. When the output of the delay circuit 3 changes to a high level after a delay time td, the P-channel transistor 1 is turned off. At this time, since one end of the boosting capacitor CB on the delay circuit side is at the voltage potential of vDD, this capacitor CB is used to increase the voltage φ. The UT1 output node is boosted. This boosted voltage is equal to the boosting capacitor CB and load capacitor CL, which is CL+2C.
から求められると 。、、＋ＣＬＶＤＤであるが、φＱ
ＵＴ１信号がＰチャネルトランジスタ１０基板電位（通
常はｖＤＤ電位）より０．６Ｖ以上になると、Ｐチャネ
ルトランジスタ１のドレイン拡散領域と基板とのＰＮ接
合が順バイアスとなる定め、上記φ。。Ｔ１信号の電圧
は上記基板電位ｖＤＤよ＃）ｏ、６Ｖ程度高い電圧値に
とどまる。なお、Ｎチャネルトランジスタ２の基板電位
は通常ｖｓｇ電位である。次に、φＸＮ信号が高レベル
から低レベル（ｖｓ、電源電圧レベル、）に変化する（
φ、８信号が低レベルから高レベルに変化する）とき、
Ｎチャネルトランジスタ２がオンになり、φ。。７．出
力ノードは基単電位（ｖ１１Ｂ電源電圧レベル）になる
。When asked by . ,, +CLVDD, but φQ
When the UT1 signal becomes 0.6 V or more higher than the substrate potential of the P-channel transistor 10 (usually the vDD potential), the PN junction between the drain diffusion region of the P-channel transistor 1 and the substrate becomes forward biased. . The voltage of the T1 signal remains at a voltage value approximately 6 V higher than the substrate potential vDD. Note that the substrate potential of the N-channel transistor 2 is normally the vsg potential. Next, the φXN signal changes from high level to low level (vs, power supply voltage level) (
φ,8 signal changes from low level to high level),
N-channel transistor 2 is turned on and φ. . 7. The output node becomes a basic potential (v11B power supply voltage level).
即ち、上記第１の駆動回路１ｏは、制御クロックφＸ９
の高レベル期間のみｖＤＤ電源電圧より０．６Ｖ程度昇
圧したφ。ＵＴ１信漫金山力することが可能になるので
、アナログスイッチＳ・・・のＮチャネルトランジスタ
ＴＮがオン駆動されたときのオン抵抗が小さくなる。That is, the first drive circuit 1o receives the control clock φX9.
φ is boosted by about 0.6V from the vDD power supply voltage only during the high level period of . Since the UT1 Shinman Kanayama power can be increased, the on-resistance when the N-channel transistor TN of the analog switch S... is turned on becomes smaller.
一方、第２の駆動回路２０においても、上記した第１の
駆動回路１ｏの動作に準じて負側の昇圧動作が行われ、
反転制御クロック乙、の低レベル期間（制御クロック信
号、の高レベル期間）のみ７８ｇ電源電圧よシ０．６Ｖ
穆度低ｂφ。。７□信号を出力することが可能になるの
で、アナログスイッチＳ・・・のＰチャネルトランジス
タＴ、がオン駆動され九ときのオン抵抗が小さくなる。On the other hand, the second drive circuit 20 also performs a negative boost operation in accordance with the operation of the first drive circuit 1o described above,
Only the low level period of the inverted control clock signal (high level period of the control clock signal) is 78g and the power supply voltage is 0.6V.
Low virility bφ. . Since it becomes possible to output the 7□ signal, the P-channel transistors T of the analog switches S... are turned on, and the on-resistance at 9 is reduced.
従って、上記駆動回路１０，２０によシ、ｔとえば第３
図に示したようなスイッチド・キャパシタ回路のアナロ
グスイッチを駆動すれば、アナログ接地電位ｖＡＧより
正側の電源電圧ｖＤＤを０６６Ｖ程度昇圧したクロック
信号φ。ＵＴｌおよび負側の電源電圧ｖ８ｇを０．６Ｖ
程度低くした反転クロック信号φ によりスイッチ駆
動することが可能になＵＴ２
す、上記スイッチド・キャパシタ回路をたとえば電源電
圧３Ｖで使用する場合でも、アナログスイソｆ ８・・
・のトランジスタのサイズを犬きくしておかなくても、
そのオン抵抗の上昇を小さくすることができる。Therefore, depending on the driving circuits 10 and 20, for example, the third
When the analog switch of the switched capacitor circuit shown in the figure is driven, a clock signal φ is obtained by boosting the power supply voltage vDD on the positive side of the analog ground potential vAG by about 066V. UTl and negative side power supply voltage v8g to 0.6V
It is now possible to drive the switch with the inverted clock signal φ of a lower level.Even when using the above-mentioned switched capacitor circuit at a power supply voltage of 3V, for example, the analog switch f8...
・Even if the size of the transistor is not carefully selected,
The increase in on-resistance can be reduced.
また、上記駆動回路１０．２０の出力電圧はｖＤＤ電圧
、ｖＩｌｓ電圧の絶対値よ、ｊ）０．６Ｖ程度大きく、
この値は電源電圧に依存しない。従って、広い範囲の電
源電圧で使用するスイッチド・キャパシタ回路を高５電
源電圧で使用する場合、制御クロックの昇圧電圧分が素
子製造上の耐圧（たとえばＭＯＳトランジスタのＰＮ接
合など）を越えないよう考慮する必要があるが、昇圧電
圧分は高々０．６ｖであるので、電源電圧の最大値は制
御信号の昇圧を行わない場合のそれと近す値にすること
ができる。上記とは逆に、電源電圧が低下した場合でも
、前記したようにアナログスイッチのトランジスタのオ
ン抵抗の上昇を小さくすることができるので、上記駆動
回路１０．２０を用いたスイッチド・キャパシタ回路は
動作電圧範囲を特に低電圧側に広くとることができる。Furthermore, the output voltage of the drive circuit 10.20 is larger than the absolute values of the vDD voltage and vIls voltage by about 0.6V,
This value is independent of power supply voltage. Therefore, when using a switched capacitor circuit that is used in a wide range of power supply voltages at a high power supply voltage, it is necessary to make sure that the boosted voltage of the control clock does not exceed the withstand voltage of the device (for example, the PN junction of a MOS transistor). Although it is necessary to take this into consideration, since the boosted voltage is at most 0.6V, the maximum value of the power supply voltage can be set to a value close to that when the control signal is not boosted. Contrary to the above, even if the power supply voltage decreases, the increase in the on-resistance of the analog switch transistor can be reduced as described above, so the switched capacitor circuit using the above drive circuit 10.20 The operating voltage range can be widened, especially on the low voltage side.
また、上記駆動回路１０．２０は、一旦、出力電圧を各
対応してｖＤＤ電圧、ｖｓＩｌ電圧にしたのち昇圧する
ので、負荷容ｔｃＬが昇圧用容量ＣＢに比べて大きい場
合には昇圧量は小さくなるが、昇圧量が零の場合でも出
力電圧はｖＤＤ電圧、ｖｓｓ電圧までとなるから、昇圧
動作不良が生じてもスイッチド、キーｙパシタ回路の特
性に悪影響を与えることはない。In addition, since the drive circuit 10.20 boosts the output voltage after first setting it to the vDD voltage and the vsIl voltage, the amount of boosting is small when the load capacitance tcL is larger than the boosting capacitance CB. However, even if the boost amount is zero, the output voltage will be up to the vDD voltage and the vss voltage, so even if a boost operation failure occurs, it will not adversely affect the characteristics of the switched key y-passacitor circuit.
また、アナログスイッチ用′ＭＤＳトランジスタが１個
のみの場合には、上記駆動回路１０．２０のうちの一方
のみを用いればよい。Furthermore, when there is only one MDS transistor for the analog switch, it is sufficient to use only one of the drive circuits 10 and 20.
［発明の効果］
上述し念ように本発明のアナログスイッチ駆動回路によ
れば、ＭＯ８型アナログスイッチの低電圧での使用に際
してスイッチ用ＭＯＳトランジスタのサイズを大きくす
ることなく、そのオン抵抗の上昇を抑制することができ
る。また、駆動出力レベルは電源電圧に依存しないので
、アナログスイッチの動作電圧範囲を広くとることがで
きる。従って、上記アナログスイッチ駆動回路は広い範
囲の電源電圧で使用されるスイッチド・キャパシタ回路
などに用いて好適である。[Effects of the Invention] As mentioned above, according to the analog switch drive circuit of the present invention, when an MO8 type analog switch is used at low voltage, an increase in the on-resistance can be suppressed without increasing the size of the switch MOS transistor. Can be suppressed. Furthermore, since the drive output level does not depend on the power supply voltage, the operating voltage range of the analog switch can be widened. Therefore, the analog switch drive circuit described above is suitable for use in switched capacitor circuits used in a wide range of power supply voltages.
第１図は本発明のアナログスイッチｆｆ駆動回路の一実
施例を示す回路図、第２図は第１図中の第１の駆動回路
の動作を示す信号波形図、第３図は従来のアナログスイ
ッチ駆動回路としてＣＭＯＳインバータを用いたスイッ
チド・キャノぐシタ回路によシ構成されたローパスフィ
ルタを示す回路図、第４図は第３図中のＣＭＯＳインバ
ータを示す回路図である。
Ｚ 、 Ｔ、・・・Ｐチャネルトランジスタ、２ ＃
ＴＮ・・・Ｎチャネルトランジスタ、３・・・遅延回路
、φ工、。
φ１Ｎ・・・相補的な制御クロック入力、Ｓ・・・アナ
ログスイッチ、ＣＢ・・・昇圧用容量、１０．２０・・
・駆動回路。
出願人代理人 弁理士 鈴 江 武 彦第１図
第３図
■ＳＳFIG. 1 is a circuit diagram showing an embodiment of the analog switch ff drive circuit of the present invention, FIG. 2 is a signal waveform diagram showing the operation of the first drive circuit in FIG. 1, and FIG. 3 is a conventional analog switch ff drive circuit. FIG. 4 is a circuit diagram showing a low-pass filter configured by a switched canister circuit using a CMOS inverter as a switch driving circuit. FIG. 4 is a circuit diagram showing the CMOS inverter in FIG. 3. Z, T,...P channel transistor, 2 #
TN...N channel transistor, 3...Delay circuit, φ engineering. φ1N... Complementary control clock input, S... Analog switch, CB... Capacitor for boosting, 10.20...
・Drive circuit. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 3 ■SS
Claims (2)
よびＮチャネルＭＯＳトランジスタを、制御クロック入
力ノードと制御対象であるアナログスイッチ用ＭＯＳト
ランジスタのゲートとの間に接続し、上記制御クロック
入力ノードの制御クロック入力とは逆相の反転制御クロ
ック入力を上記並列接続された２個のＭＯＳトランジス
タのうち前記アナログスイッチ用ＭＯＳトランジスタと
同一導電型の一方のトランジスタのゲートに接続し、他
方の反対導電型のトランジスタのゲートに前記制御クロ
ック入力を遅延回路を介して接続し、この遅延回路の出
力端と前記アナログスイッチ用ＭＯＳトランジスタのゲ
ートとの間に昇圧用容量を接続してなることを特徴とす
るアナログスイッチ駆動回路。(1) A P-channel MOS transistor and an N-channel MOS transistor connected in parallel are connected between a control clock input node and the gate of an analog switch MOS transistor to be controlled, and a control clock input to the control clock input node is performed. An inverted control clock input having a phase opposite to that of the analog switching MOS transistor is connected to the gate of one of the two parallel-connected MOS transistors, which has the same conductivity type as the analog switch MOS transistor, and the gate of the other transistor of the opposite conductivity type. An analog switch drive characterized in that the control clock input is connected to the gate via a delay circuit, and a boosting capacitor is connected between the output end of the delay circuit and the gate of the analog switch MOS transistor. circuit.
ＭＯＳトランジスタが並列接続されたＣＭＯＳアナログ
スイッチにおける２個のＭＯＳトランジスタを別々にゲ
ート駆動するために、相補的な出力信号を発生する２個
の駆動回路を有することを特徴とする前記特許請求の範
囲第１項記載のアナログスイッチ駆動回路。(2) In order to separately gate drive two MOS transistors in a CMOS analog switch in which a P-channel MOS transistor and an N-channel MOS transistor are connected in parallel, it has two drive circuits that generate complementary output signals. The analog switch drive circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30467786A JPS63156416A (en) | 1986-12-20 | 1986-12-20 | Analog switch driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30467786A JPS63156416A (en) | 1986-12-20 | 1986-12-20 | Analog switch driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156416A true JPS63156416A (en) | 1988-06-29 |
Family
ID=17935895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30467786A Pending JPS63156416A (en) | 1986-12-20 | 1986-12-20 | Analog switch driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156416A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106730U (en) * | 1989-02-13 | 1990-08-24 |
-
1986
- 1986-12-20 JP JP30467786A patent/JPS63156416A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106730U (en) * | 1989-02-13 | 1990-08-24 |
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