JPS63155662A - Cmis dynamic memory device - Google Patents
Cmis dynamic memory deviceInfo
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- JPS63155662A JPS63155662A JP61302688A JP30268886A JPS63155662A JP S63155662 A JPS63155662 A JP S63155662A JP 61302688 A JP61302688 A JP 61302688A JP 30268886 A JP30268886 A JP 30268886A JP S63155662 A JPS63155662 A JP S63155662A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基板内に溝型キャパシタを形成した周
辺ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ）ｌｅｔａ
ｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ
、相補型の絶縁ゲート電界効果トランジスタ）型のダイ
ナミックランダムアクセスメモリ装置に関するものであ
る。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a peripheral CMIS (complementary) leta in which a trench capacitor is formed in a semiconductor substrate.
l Insulator Semiconductor
, complementary insulated gate field effect transistor) type dynamic random access memory device.
（従来の技術）
情報蓄積用キャパシタとスイッチングトランジスタとの
直列回路をメモリセルとする１トランジスタ・１キヤパ
シタ型のダイナミックランダムアクセスメモリ装置（以
下、ＤＲＡ）ｌという）は、記憶容量の増大を図るため
に、高集積化の傾向にあり、例えば約３年でチップ当り
の容量が４倍程度に増加してきている。ＤＲＡＭの高集
積化はチップ面積のほぼ半分を占めるメモリセルの微細
化がキーポイントとなる。そこで単位面積当りの静電容
量が大きなキャパシタを作るために、種々の提案がなさ
れている。(Prior Art) A one-transistor, one-capacitor type dynamic random access memory device (hereinafter referred to as DRA), which uses a series circuit of an information storage capacitor and a switching transistor as a memory cell, is designed to increase storage capacity. Furthermore, there is a trend toward higher integration, and the capacity per chip has increased about four times in about three years, for example. The key to higher integration of DRAMs is miniaturization of memory cells, which occupy approximately half of the chip area. Therefore, various proposals have been made to create a capacitor with a large capacitance per unit area.
従来、この種のＤＲＡ）ｆ技術としては、■ アイイー
イーイー アイディエム テクニカルダイジェスト（Ｉ
ＥＥＥ ＩＥＤ）（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
）、（１９８２）（米） ［ア コルグイティド キャ
パシタ セルフオー メガバイト ダイナミック モス
メモリイズ（Ａ Ｃ０ＲＲＵＧＡＴＥＤ ＣＡＰＡＣ
ＩＴＯＲＣＥＬＬ（ｃｃｃ）ＦＯＲＭＥＧＡＢＩＴ Ｄ
ＹＮＡＨＩＣＨＯ３）ＩＥＨＯＲＩＥｓ）Ｐ、８０６−
８０８、■ 日経マイクロデバイス、［３］（１９８６
−３） 、日経マグロウヒル社「周辺Ｃｌ４Ｏ３技術を
採用 Ｐウェル内に溝型キャパシタを形成Ｊ Ｐ、９７
−１０３に記載されるものがあった。Conventionally, this type of DRA) f technology was ■IEEI IDEM Technical Digest (I
EEE IED) (Technical Digest)
), (1982) (US) [A CORRUGATED CAPAC
ITORCELL (ccc) FORMEGABIT D
YNAHICHO3)IEHORIEs)P, 806-
808, ■ Nikkei Microdevice, [3] (1986
-3), Nikkei McGraw-Hill Co., Ltd. “Adopting peripheral Cl4O3 technology Forming a trench capacitor in the P-well JP, 97
There was something described in -103.
前記文献■の技術では、半導体基板主面に異方性エツチ
ング技術で溝（以下、トレンチという）を形成し、その
トレンチ内面に沿って情報蓄積用のキャパシタを立体的
に形成することにより、メモリセルにあける平面的面積
の縮小化を図っている。In the technology of the above-mentioned document (2), a groove (hereinafter referred to as a trench) is formed on the main surface of a semiconductor substrate using an anisotropic etching technique, and a capacitor for information storage is formed three-dimensionally along the inner surface of the trench, thereby forming a memory. We are trying to reduce the planar area of the cell.
また、最近では、ＤＲＡＭの機能の多様化が強まり、例
えば疑似的にスタティックＲＡＭのように扱えるスタテ
ィックコラム動作や仮想スタティック動作が可能なもの
や、画像処理に適するように、シリアル出力機能を持っ
たメモリ等の市場要求が高まりつつおる。このような高
度な回路機能をもたせたＤＲＡ）Ｉを従来から広く用い
られているＮチャネルＭＩＳプロセス技術によるＥ−Ｅ
ロジック回路で実現しようとすると、消費電力や回路マ
ージンといった点において設計上の困難が生じるため、
Ｃ）ＩＩｓプロセス技術を用いるようになってきた。In addition, recently, the functions of DRAM have become more diverse, such as those that can perform static column operation or virtual static operation that can be treated like pseudo-static RAM, and those that have a serial output function that are suitable for image processing. Market demands for memory, etc. are increasing. DRA)I with such advanced circuit functions is manufactured using N-channel MIS process technology, which has been widely used in the past.
If you try to implement it with a logic circuit, it will cause design difficulties in terms of power consumption and circuit margin.
C) IIs process technology has begun to be used.
前記文献■では、トレンチセルとＣＭＩＳプロセスを組
み合せたＣＭＩＳ型ＤＲＡ）ｉの技術が記載されている
。The above document (2) describes a CMIS-type DRA)i technology that combines a trench cell and a CMIS process.
このＤＲＡＩ（ではＰ型半導体基板内に比較的不純物濃
度の高いＰ型不純物拡散領域（以下、Ｐウェルという）
を形成すると共にＮウェルを形成し、トレンチ型キャパ
シタ及びＮチャネル１４Ｉｓ トランジスタ（以下、Ｎ
ＭＩＳという）からなるメモリセル部を前記Ｐウェル内
に形成すると共に、ＰチャネルＭＩＳトランジスタ（以
下、Ｐ）ＩＩＳという）を前記Ｎウェルに形成し、それ
ら間ＩＳ及びＰＭＩＳによりＣＭＩＳを構成している。In this DRAI (hereinafter referred to as a P-type impurity diffusion region (hereinafter referred to as P-well) with a relatively high impurity concentration in a P-type semiconductor substrate)
At the same time, an N well is formed, and a trench type capacitor and an N channel 14Is transistor (hereinafter referred to as N
A memory cell section consisting of a MIS (hereinafter referred to as MIS) is formed in the P-well, and a P-channel MIS transistor (hereinafter referred to as P)IIS) is formed in the N-well, and the IS and PMIS between them constitute a CMIS. .
このＤＲＡＩ４ではＰウェル内にメモリセル部を形成し
たので、トレンチセル間のリーク電流を低減させること
ができる。In this DRAI4, since the memory cell portion is formed in the P well, leakage current between trench cells can be reduced.
（発明が解決しようとする問題点）
しかしながら、上記構成のＣＭＩＳ型ＤＲＡ）ｌでは、
メモリセル部をＰウェル内に入れているため、次のよう
な問題点があった。(Problems to be Solved by the Invention) However, in the CMIS type DRA with the above configuration,
Since the memory cell portion is placed in the P-well, there are the following problems.
（ｉ） トレンチ間のリーク電流を抑えることを優先し
てＰウェルの濃度を最適化すると、表面濃度が高くなり
、ＮＭＩＳの閾値電圧が高くなりすぎ、制御電圧のマー
ジンが小さくなって性能が低下する。(i) If the P-well concentration is optimized with priority given to suppressing leakage current between trenches, the surface concentration will become high, the threshold voltage of NMIS will become too high, the control voltage margin will become small, and performance will deteriorate. do.
（ｉｉ） Ｐウェル濃度を上げて高くなったＮ）ＩＩ
ｓの閾値電圧を下げるためには、Ｎ型不純物をチャネル
にカウンタードープ（計数添加）する必要が生じるが、
このカウンタードープは制御が難しく、量産には不向き
である。(ii) N) II increased by increasing the P well concentration
In order to lower the threshold voltage of s, it is necessary to counter-dope (counting addition) an N-type impurity into the channel.
This counter-dope is difficult to control and is not suitable for mass production.
（ｉｉｉ） トレンチ間のバルク（半導体基板全体の
領域内）でのリーク電流を効果的に減らすためには、Ｐ
ウェルの深さはトレンチ深さより深くする必要があるが
、それによりＰウェルのドライブイン条件（形成条件）
が厳しくなる。すなわち１２００℃以上の高温や、１０
数時間以上のドライブイン時間が必要となる。(iii) In order to effectively reduce leakage current in the bulk between trenches (within the entire semiconductor substrate), P
The depth of the well needs to be deeper than the trench depth, but this will improve the drive-in conditions (formation conditions) for the P-well.
becomes stricter. In other words, high temperatures of 1200℃ or higher,
Drive-in time of several hours or more is required.
本発明は前記従来技術が持っていた問題点として、ＮＭ
ＩＳの閾値電圧が高くなって性能が低下する点、それを
防止するために製造工程が複雑になる ４一
点、およびＰウェルの深さを深くすることによる製造条
件の複雑化の点について解決したＣＭＩＳ型ＤＲＡ）ｌ
を提供するものである。The present invention solves the problems that the prior art had in NM.
We solved the following points: the IS threshold voltage increases and the performance deteriorates, the manufacturing process becomes complicated to prevent this, and the manufacturing conditions become complicated due to increasing the depth of the P-well. CMIS type DRA)
It provides:
（問題点を解決するための手段）
本発明は前記問題点を解決するために、Ｐウェル内にト
レンチ型キャパシタを形成し、その周辺回路をＣ）ｉＩ
ｓで構成したＣ）ＩＩｓ型ＤＲＡＭにおいて、Ｐ型半導
体基板上に生成したＮ型エピタキシャル層を貫通して選
択的に形成されたＰウェルと、このＰウェルに形成され
たトレンチ型のＭＩＳキャパシタと、前記Ｐウェルに形
成され前記ＭＩＳキャパシタに対する電荷転送を制御す
るＮＭＩＳとを備えたものでおる。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention forms a trench type capacitor in the P well, and connects its peripheral circuit to C)iI.
C) IIs-type DRAM configured with s, a P-well selectively formed through an N-type epitaxial layer formed on a P-type semiconductor substrate, and a trench-type MIS capacitor formed in this P-well. , an NMIS formed in the P-well and controlling charge transfer to the MIS capacitor.
（作 用）
本発明によれば、以上のようにＣＭＩＳ型ＤＲＡＭを構
成したので、エピタキシャル層はＰウェルの深さの減少
化を可能にさせ、それによりＰウェル形成の容易化が図
れる。またＰウェル内に形成されたトレンチの深い部分
におけるパンチスルーは半導体基板により抑制可能とな
り、それによりＰつ工ル濃度を低くして聞Ｉｓの閾値電
圧の低減化が図れる。従って前記問題点を除去できるの
である。(Function) According to the present invention, since the CMIS type DRAM is configured as described above, the epitaxial layer allows the depth of the P-well to be reduced, thereby facilitating the formation of the P-well. Further, punch-through in the deep portion of the trench formed in the P-well can be suppressed by the semiconductor substrate, thereby lowering the P-well concentration and reducing the threshold voltage of Is. Therefore, the above-mentioned problem can be eliminated.
（実施例）
第１図は本発明の実施例を示すＣ）ＩＩｓ型ＤＲＡＨｋ
：おける１トランジスタ・１キャパシタ型メモリセル部
の断面図、第２図は第１図の要部平面図、第３図はＮＭ
ＩＳ及びＰＭＩＳで構成された周辺回路部の要部断面図
である。(Example) Figure 1 shows an example of the present invention C) IIs type DRAHk
: A cross-sectional view of a 1-transistor, 1-capacitor type memory cell part in NM, FIG. 2 is a plan view of the main part of FIG.
FIG. 2 is a cross-sectional view of a main part of a peripheral circuit section composed of an IS and a PMIS.
第１図及び第２図において、Ｐ型不純物濃度が７×１０
１５〜３刈０１７ｃｍ−３程度のＰ型半導体基板１上に
は、Ｎ型不純物濃度が１刈０１４〜１×１０１６ｃｍ−
３、厚みが２〜６μｍ程度のＮ型エピタキシャル層２が
形成され、さらにそのＮ型エピタキシャル層２を貫通し
てＰウェル３−１が形成されている。ここで、例えば半
導体基板１は不純物濃度が２×１０１６ｃｍ−３のＰ型
シリコン基板で構成されると共に、Ｎ型エピタキシャル
層２が不純物濃度５Ｘ１０１５ｃｍ−３及び厚み５μｍ
に形成される。In Figures 1 and 2, the P-type impurity concentration is 7 x 10
On the P-type semiconductor substrate 1 of about 15 to 30 cm -3, the N-type impurity concentration is about 1 x 014 to 1 x 1016 cm -
3. An N-type epitaxial layer 2 having a thickness of approximately 2 to 6 μm is formed, and a P-well 3-1 is further formed passing through the N-type epitaxial layer 2. Here, for example, the semiconductor substrate 1 is composed of a P-type silicon substrate with an impurity concentration of 2 x 1016 cm-3, and the N-type epitaxial layer 2 has an impurity concentration of 5 x 1015 cm-3 and a thickness of 5 μm.
is formed.
Ｐウェル３−１上には素子分離用のフィールド酸化膜４
が選択的に形成され、そのフィールド酸化膜４で包囲さ
れたＰウェル３−１中には深さ５μｍ程度の複数のトレ
ンチ５が掘られ、その各トレンチ５の内面に５ｉ０２等
からなる薄い誘電体膜６が被着されると共に、ポリシリ
コン等からなるキャパシタ電極７が充填され、複数のＭ
ＩＳキャパシタ１０が形成されている。A field oxide film 4 for element isolation is formed on the P well 3-1.
is selectively formed, and a plurality of trenches 5 with a depth of about 5 μm are dug in the P well 3-1 surrounded by the field oxide film 4, and a thin dielectric layer made of 5i02 or the like is formed on the inner surface of each trench 5. At the same time as the body film 6 is deposited, a capacitor electrode 7 made of polysilicon or the like is filled, and a plurality of M
An IS capacitor 10 is formed.
各ＨＩＣキャパシタ１０間におけるＰウェル３−１の表
面およびキャパシタ電極７上には酸化膜等のゲート絶縁
膜１１−１．１１−２が選択的に形成され、そのゲート
絶縁膜１１−１．１１−２上にポリシリコン等からなる
ゲート電極１２−１．１２−２が形成されると共に、そ
のゲート電極１２−１の両端に位置するゲート酸化膜１
１下に一対のＮ 型ソース・ドレイン拡散層１３−１．
１３−２が形成されている。またゲート電極１２−１．
１２−１上には中間絶縁膜１４、Ａ、Ｑ等の金属配線１
５及び保護膜１６が順次積層状態に形成され、その金属
配線１５が中間絶縁膜１４に設けられたコンタクトホー
ル１４ａを通して一方のソース・ドレイン拡散層１３−
２に接続されている。他方のソース・トレイン拡散層１
３−１はＭＩＳキャパシタ１０に接続されている。そし
てゲート電極１２−１及びソース・ドレイン拡散層１３
−１．１３−２によりＮＭＩＳ２０が構成されている。A gate insulating film 11-1.11-2 such as an oxide film is selectively formed on the surface of the P well 3-1 between each HIC capacitor 10 and on the capacitor electrode 7. Gate electrodes 12-1 and 12-2 made of polysilicon or the like are formed on -2, and gate oxide films 1 are located at both ends of the gate electrode 12-1.
A pair of N type source/drain diffusion layers 13-1.
13-2 is formed. Further, the gate electrode 12-1.
On 12-1, there is an intermediate insulating film 14, metal wiring 1 such as A, Q, etc.
5 and a protective film 16 are sequentially formed in a laminated state, and the metal wiring 15 is connected to one source/drain diffusion layer 13- through a contact hole 14a provided in the intermediate insulating film 14.
Connected to 2. Other source train diffusion layer 1
3-1 is connected to the MIS capacitor 10. And gate electrode 12-1 and source/drain diffusion layer 13
-1.13-2 constitutes the NMIS 20.
ここで、メモリセル部においてはゲート電極１２−２が
ワード線を、金属配線１５がビット線をそれぞれ構成し
ている。Here, in the memory cell portion, the gate electrode 12-2 constitutes a word line, and the metal wiring 15 constitutes a bit line.
次に第３図に示す周辺回路部は、メモリセル部と同一の
Ｐ型半導体基板１上に形成されるセンスアンプ等からな
る回路部分であり、その半導体基板１上にはＮ型のエピ
タキシャル層２が形成され、ざらにそのエピタキシャル
層２を貫通してＰウェル３−２が形成されている。Ｐウ
ェル３−２の表面にはＮ）ｆＩｓ３０が、それと隣接す
るＮ型エピタキシャル層２の表面にはＰ）ｌＩｓ４０が
それぞれ形成され、それら聞ｌ５３０及びＰＭＩＳ４０
が直列に接続されてＣＭＩＳを構成している。Next, the peripheral circuit section shown in FIG. 3 is a circuit section consisting of a sense amplifier etc. formed on the same P-type semiconductor substrate 1 as the memory cell section, and an N-type epitaxial layer is formed on the semiconductor substrate 1. 2 is formed, and a P well 3-2 is formed roughly penetrating the epitaxial layer 2. N) fIs 30 is formed on the surface of the P well 3-2, and P) lIs 40 is formed on the surface of the N-type epitaxial layer 2 adjacent to it, and l530 and PMIS 40 are formed between them.
are connected in series to form a CMIS.
聞ｌ５３０はＰウェル３−２上の外縁に形成された素子
分離用のフィールド酸化膜４内に形成されており、Ｐウ
ェル３−２上にゲート絶縁膜１１−１を介して形成され
たゲート電極１２−１と、そのゲート電極１２−１の両
端下に形成された一対のＮ 型ソース・ドレイン拡散層
１３−１．１３−２とで構成されている。The gate electrode 530 is formed in the field oxide film 4 for element isolation formed on the outer edge of the P well 3-2, and is connected to the gate formed on the P well 3-2 via the gate insulating film 11-1. It consists of an electrode 12-1 and a pair of N-type source/drain diffusion layers 13-1 and 13-2 formed under both ends of the gate electrode 12-1.
またＰＩ（ＩＳ４０はＮ）ｌＩｓ３０に隣接してＮ型エ
ピタキシャル層２上に形成された素子分離用のフィール
ド配化膜４内に形成されており、エピタキシャル層２上
にゲート絶縁膜１１−１を介して形成されたゲート電極
１２−１と、そのゲート電極１２−１の両端下において
該ゲート電極１２−１により自己整合的に形成された一
対のＰ 型ソース・ドレイン拡散層１３−１１ 。Further, it is formed in the field interconnection film 4 for element isolation formed on the N-type epitaxial layer 2 adjacent to the PI (IS40 is N)lIs30, and the gate insulating film 11-1 is formed on the epitaxial layer 2. A gate electrode 12-1 is formed through the gate electrode 12-1, and a pair of P type source/drain diffusion layers 13-11 are formed under both ends of the gate electrode 12-1 in a self-aligned manner by the gate electrode 12-1.
１３−１２とで構成されている。そしてゲート電極１２
−１．１２−１上には中間絶縁膜１４、金属配線１５及
び保護膜１６が順次積層状態に形成され、その金属配線
１５か中間絶縁膜１４に設けられたコンタクトホール１
４ａ 、 １４ａを通してソース・ドレイン拡散層１３
−１及び１３−１１に接続されている。13-12. and gate electrode 12
-1.12-1 An intermediate insulating film 14, a metal wiring 15 and a protective film 16 are sequentially formed in a laminated state on the metal wiring 15 or the contact hole 1 provided in the intermediate insulating film 14.
Source/drain diffusion layer 13 through 4a and 14a
-1 and 13-11.
以上の構成において、第１図及び第２図のワード線とし
て用いられるゲート電極１２−２を高レベルにすること
により、Ｎ１４ＩＳ２０をオン状態にし、ビット線とし
て用いられる金属配線１５を通してＭＩＳキャパシタ１
０に情報を書込んだり、また逆にＭＩＳキャパシタ１０
から金属配線１５へ情報を読出したりする。ゲート電極
１２−２が低レベルのときは、ＮＭＩＳ２０がオフ状態
となり、Ｉ（Ｉｓキャパシタ１０の内容が保持される。In the above configuration, by setting the gate electrode 12-2 used as the word line in FIGS. 1 and 2 to a high level, N14IS20 is turned on, and the MIS capacitor 1
Write information to MIS capacitor 10 or vice versa.
Information is read from the metal wiring 15. When the gate electrode 12-2 is at a low level, the NMIS 20 is turned off and the contents of the I(Is capacitor 10) are held.
そして第３図の周辺回路部では、ＮＭＩＳ３０及びＰＭ
ＩＳ４０で構成されるセンスアンプ等により、ＭＩＳキ
ャパシタ１０からの読出し情報に対する増幅等の処理を
行う。In the peripheral circuit section of Fig. 3, NMIS30 and PM
Processing such as amplification of the read information from the MIS capacitor 10 is performed by a sense amplifier etc. constituted by the IS 40.
次に、第１図及び第３図の製造工程図を示す第４図（１
）〜（６）を参照しつつ上記のＣ）ＩＩｓ型０ＲＡＩ４
の製造工程例を説明する。なお、第４図（１）〜（６）
における左側の断面図はメモリセル部を、右側の断面図
は周辺回路部をそれぞれ示している。Next, Figure 4 (1) shows the manufacturing process diagram of Figures 1 and 3.
) to (6) above, C) IIs type 0RAI4
An example of the manufacturing process will be explained. In addition, Fig. 4 (1) to (6)
The sectional view on the left side of FIG. 1 shows a memory cell section, and the sectional view on the right side shows a peripheral circuit section.
（ａ）第４図（１）の工程
不純物濃度２×１０１６ｃｍ−３程度のシリコン製Ｐ型
半導体基板１上に、ＳｉＨ４等の熱分解により不純物濃
度４×１０１５ｃｍ−３のシリコン製のＮ型エピタキシ
ャル層２を厚さ４μｍ程度成長させる。(a) Process of FIG. 4 (1) On a P-type semiconductor substrate 1 made of silicon with an impurity concentration of about 2×10 16 cm −3 , an N-type epitaxial layer made of silicon with an impurity concentration of 4×10 15 cm −3 is formed by thermal decomposition of SiH4, etc. Layer 2 is grown to a thickness of about 4 μm.
（ｂ）第４図（２）の工程
全面に５ｉ０２からなる厚い酸化膜５０を被着し、Ｐウ
ェル３−１ 、３−２を形成する領域のみ、その酸化膜
５０を除去し、ボロン等を５×１０１２ｃｍ−２程度の
ドーズ量でイオン注入し、例えば温度１１５０°ＣのＮ
２雰囲気下で１０時間程度ドライブインを施し、メモリ
セル部のすへてと周辺回路部の一部にＰウェル３−１
、３−２を形成する。このＰウェル３−１゜３−２はド
ライブインによりエピタキシャル層２を貫通し、Ｐ型半
導体基板１に達している。(b) A thick oxide film 50 made of 5i02 is deposited on the entire surface of the process shown in FIG. ion implantation at a dose of about 5 x 1012 cm-2, for example, N at a temperature of 1150°C.
Drive-in is performed for about 10 hours in a 2 atmosphere, and P well 3-1 is formed in the entire memory cell area and part of the peripheral circuit area.
, 3-2 is formed. The P wells 3-1 and 3-2 penetrate the epitaxial layer 2 by drive-in and reach the P-type semiconductor substrate 1.
（Ｃ）第４図（３）の工程
素子分離用のフィールド酸化膜４を選択酸化法等により
形成する。(C) Field oxide film 4 for element isolation is formed by selective oxidation method or the like in the process shown in FIG. 4(3).
（ｄ）第４図（４）の工程
異方性ドライエツチング等により、メモリセル部にトレ
ンチ５を形成する。このトレンチ５はＭＩＳキャパシタ
の平面的な面積をできるだけ小さくするために、例えば
開口部を１．２ Ｘｌ、２μ尻、深さを５μｍとする。(d) Step of FIG. 4(4) A trench 5 is formed in the memory cell portion by anisotropic dry etching or the like. In order to make the planar area of the MIS capacitor as small as possible, the trench 5 has an opening of, for example, 1.2 Xl, about 2 μm, and a depth of 5 μm.
次に、８１０２等からなる厚さ１２０人程レジキャパシ
タ絶縁膜用の誘電体膜６をトレンチ５の内面に熱酸化等
で形成した後、キャパシタの対向電極となる不純物を高
濃度に含んだポリシリコンを気相成長法（ＣＶＤ法）に
より堆積してトレンチ５内に充填し、次いでホトリソグ
ラフィ技術によりパターニングしてキャパシタ電極７を
形成する。Next, a dielectric film 6 made of 8102 or the like and having a thickness of about 120 layers for the resistive capacitor insulating film is formed on the inner surface of the trench 5 by thermal oxidation or the like, and then a polyester film containing a high concentration of impurities, which will become the counter electrode of the capacitor, is formed. Silicon is deposited by vapor phase growth (CVD) to fill trench 5, and then patterned by photolithography to form capacitor electrode 7.
（ｅ）第４図（５）の工程
メモリセル部のＮ）ｌＩｓ２０と周辺回路部のＮ）ｌＩ
ｓ３０及びＰ）ｆｌｓ４０とを形成するために、ゲート
絶縁膜１２−１を熱酸化等で形成し、その上にゲート電
極用のポリシリコンをＣＶＤ等で堆積し、それらをパタ
ーニングしてゲート電極１２−１を形成する。なあ、メ
モリの動作速度等の制限からポリシリコンの抵抗が問題
になる場合には、ポリシリコンの代わりにポリサイド構
造や、リフラクトリ−メタル等をゲート電極１２−１と
して用いることもできる。(e) Process of FIG. 4 (5) N)lIs20 in the memory cell part and N)lI in the peripheral circuit part
s30 and P)fls40, a gate insulating film 12-1 is formed by thermal oxidation or the like, and polysilicon for the gate electrode is deposited thereon by CVD or the like, and then they are patterned to form the gate electrode 12-1. -1 is formed. Note that if the resistance of polysilicon becomes a problem due to limitations such as the operating speed of the memory, a polycide structure, refractory metal, or the like may be used instead of polysilicon as the gate electrode 12-1.
次に、メモリセル部及び周辺回路部のＮＭＩＳ２０゜３
０を形成するために、ヒ素等をイオン注入してＮ 型ソ
ース・ドレイン拡散層１３−１．１３−２を形成する。Next, the NMIS20°3 of the memory cell section and peripheral circuit section
0, arsenic or the like is ion-implanted to form N-type source/drain diffusion layers 13-1 and 13-2.
この際、Ｐ）ｆＩｓ４０部分はレジスト等によりマスク
しておく。ざらに周辺回路部のＰＩ（ＩＳ４０を形成す
るために、聞ｌ５２０．３０部分をマスクしておき、ボ
ロン等をイオン注入してＰ 型のソース・ドレイン拡散
層１３−１１ 、１３−１２を形成する。At this time, the P)fIs40 portion is masked with a resist or the like. In order to roughly form the PI (IS40) in the peripheral circuit area, the 1520.30 part is masked and ions such as boron are implanted to form P-type source/drain diffusion layers 13-11 and 13-12. do.
（ｆ）第４図（６）の工程
メモリセル部及び周辺回路部に中間絶縁膜１４をＣＶＤ
法等で堆積し、その所定箇所にコンタクトホール１４ａ
を開け、へρ等の金属配線１５を被着する。(f) Process of FIG. 4 (6) CVD intermediate insulating film 14 in memory cell part and peripheral circuit part
contact holes 14a are formed at predetermined locations.
The metal wiring 15 such as ρ is attached to the opening.
この金属配線１５はメモリセル部においてはビット線を
構成している。最後に保護膜１６を被着してウェハプロ
セスを終了する。This metal wiring 15 constitutes a bit line in the memory cell portion. Finally, a protective film 16 is applied to complete the wafer process.
このようにして得られたＣｌ４ＩＳ型ＤＲＡ）Ｉにおけ
るウェル３−１ 、３−２から半導体基板１方向への不
純物濃度のプロファイルを第５図に、Ｎ型エピタキシャ
ル層２から半導体基板１方向への不純物濃度のプロファ
イルを第６図にそれぞれ示す。Figure 5 shows the profile of the impurity concentration from the wells 3-1 and 3-2 in the direction of the semiconductor substrate 1 in the Cl4IS type DRA) I obtained in this way, and the profile of the impurity concentration from the N-type epitaxial layer 2 in the direction of the semiconductor substrate 1. The impurity concentration profiles are shown in FIG. 6.
本実施例にＪ：れば、トレンチセルで構成されるＣＨＴ
Ｓ型ＤＲＡ）ｌにおいて、Ｐ型半導体基板１上にＮ型エ
ピタキシャル層２を成長させ、その一部にＰウェル３−
１ 、３−２を半導体基板１に達するように形成し、該
Ｐウェル３−１内にトレンチセルを入れるようにしたの
で、次のような利点を有する。In this example, if J: CHT is composed of trench cells.
In an S-type DRA), an N-type epitaxial layer 2 is grown on a P-type semiconductor substrate 1, and a P-well 3- is formed in a part of the N-type epitaxial layer 2.
1 and 3-2 are formed so as to reach the semiconductor substrate 1, and the trench cell is placed in the P-well 3-1, which has the following advantages.
（ｉ） 比較的薄いＮ型エピタキシャル層２を貫通する
だけの深さを有するＰウェル３−１を形成すればよいた
め、そのＰウェル形成のためのドライブイン条件の低温
及び短時間化が計れる。さらに隣接するトレンチセル間
の深い部分にお（ブるパンチスルー（貫通）は、高濃度
の半導体基板１によって効果的に抑制されるため、Ｐウ
ェル３−１の濃度を極端に高くする必要がない。そのた
め、Ｐウェル３−１内に形成されるＮＭＩＳ２０の閾値
電圧が大幅に高くなるのを防止できる。(i) Since it is sufficient to form the P-well 3-1 having a depth sufficient to penetrate the relatively thin N-type epitaxial layer 2, the drive-in conditions for forming the P-well can be reduced in temperature and time. . Furthermore, since punch-through (penetration) that occurs deep between adjacent trench cells is effectively suppressed by the highly doped semiconductor substrate 1, it is necessary to make the concentration of the P well 3-1 extremely high. Therefore, it is possible to prevent the threshold voltage of the NMIS 20 formed in the P well 3-1 from becoming significantly high.
（百） ＰＭＩＳ４０を形成するＮ型領域をエピタキ
シャル層２で形成しているので、不純物濃度を下げるこ
とができ、それによってＰＨＩｓ４０のソース・ドレイ
ン接合容量か減少し、高速動作と消費電流の減少化が計
れる。(100) Since the N-type region forming the PMIS 40 is formed from the epitaxial layer 2, the impurity concentration can be lowered, thereby reducing the source-drain junction capacitance of the PHIs 40, resulting in high-speed operation and reduced current consumption. can be measured.
（ｒｉ ） ＭＩＳキャパシタ１０における誘電体膜
６の大部分は、シリコン製エピタキシャル層２を酸化し
て得られた酸化膜で構成されるため、その酸化膜の膜質
がシリコン基板から形成した酸化膜よりも良く、高い歩
留りが期待できる。(ri) Since most of the dielectric film 6 in the MIS capacitor 10 is composed of an oxide film obtained by oxidizing the silicon epitaxial layer 2, the film quality of the oxide film is higher than that of an oxide film formed from a silicon substrate. The yield is expected to be high.
なお、本発明は図示の実施例に限定されず、ＤＲＡＭの
仝体構造、形状、材質および製造工程等を他のものに変
形することか可能でおる。Note that the present invention is not limited to the illustrated embodiment, and the DRAM body structure, shape, material, manufacturing process, etc. can be modified to other ones.
（発明の効果）
以上詳細に説明したように、本発明によれば、Ｐ型半導
体基板上にＮ型エピタキシャル層を成長させ、その一部
にＰウェルを半導体基板に達するように設εプ、このＰ
ウェル内にトレンチセルを形成したので、エピタキシャ
ル層を貫通するだけの深さのＰウェルを形成すればよく
、そのＰウェルの形成が容易になる。さらに隣接するト
レンチセル間の深い部分におけるパンチスルーは半導体
基板によって抑制できるため、Ｐウェル濃度を低くして
そのＰウェル内に形成されるＮＭＩＳの閾値電圧の低減
化という効果も期待できる。(Effects of the Invention) As described in detail above, according to the present invention, an N-type epitaxial layer is grown on a P-type semiconductor substrate, and a P-well is formed in a part of the epitaxial layer so as to reach the semiconductor substrate. This P
Since the trench cell is formed in the well, it is only necessary to form a P-well deep enough to penetrate the epitaxial layer, which facilitates the formation of the P-well. Furthermore, since punch-through in the deep portion between adjacent trench cells can be suppressed by the semiconductor substrate, the effect of lowering the P-well concentration and reducing the threshold voltage of the NMIS formed in the P-well can also be expected.
第１図は本発明の実施例を示すＣｌ−ｌｌ５型ＤＲＡＭ
にお°けるメモリセルの断面図、第２図は第１図の概略
１６ 一
平面図、第３図は本発明の実施例を示すＣＭＩＳ型ＤＲ
ＡＭにおける周辺回路部の断面図、第４図（１）〜（６
）は第１図及び第３図の製造工程図、第５図はＰウェル
の不純物プロファイル図、第６図はＮ型エピタキシャル
層のプロファイル図である。
１・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３−１ 、３−２・・・・・・Ｐウェ
ル（Ｐ型不純物拡散領域）、５・・・・・・トレンチ（
溝）、６・・・・・・誘電体膜、７・・・・・・キャパ
シタ電極、１０・・・・・・ＭＩＳキャパシタ、１１−
１．１１−２・・・・・・ゲート絶縁膜、１２−１．１
２−２・・・・・・ゲート電極、１３−１．１３−２・
・・・・・Ｎ＋型ソース・ドレイン拡散層、１３−１１
、１３−１２・・川・Ｐ＋型ソース・ドレイン拡散層
、１４・・・・・・中間絶縁膜、１５・・・・・・金属
配線、２０．３０・−・−・Ｎ１４１Ｓ、 ４０−・−
ＰＩ’＋ＴＳ。
出願人代理人 柿 本 恭 成第１図の平面図
第２図
３−２ ： Ｐウェル
７３−７７．１３−７２ ： Ｐ＋型ソ→ス下レイン拡
散層３Ｑ ： ＮＭＩＳ
４０′ＰＭＩＳ
本発明の周辺回路部の断面図
第３図
−へ６６一FIG. 1 shows a Cl-ll5 type DRAM showing an embodiment of the present invention.
16. A cross-sectional view of a memory cell in FIG. 2 is a schematic diagram of FIG.
Cross-sectional views of peripheral circuits in AM, Figures 4 (1) to (6)
) is a manufacturing process diagram of FIGS. 1 and 3, FIG. 5 is an impurity profile diagram of a P well, and FIG. 6 is a profile diagram of an N type epitaxial layer. 1... P-type semiconductor substrate, 2... N-type epitaxial layer, 3-1, 3-2... P-well (P-type impurity diffusion region), 5...・・・・Trench (
groove), 6... dielectric film, 7... capacitor electrode, 10... MIS capacitor, 11-
1.11-2...Gate insulating film, 12-1.1
2-2...Gate electrode, 13-1.13-2.
...N+ type source/drain diffusion layer, 13-11
, 13-12... River/P+ type source/drain diffusion layer, 14... Intermediate insulating film, 15... Metal wiring, 20.30... N141S, 40-... −
PI'+TS. Applicant's agent Yasunari Kakimoto Plan view of Figure 1 Figure 2 3-2: P well 73-77, 13-72: P+ type SO→S lower rain diffusion layer 3Q: NMIS 40' PMIS Periphery of the present invention Cross-sectional view of the circuit section Figure 3-66-
Claims (1)
貫通して選択的に形成されたＰ型不純物拡散領域と、 このＰ型不純物拡散領域に形成された溝型のＭＩＳキャ
パシタと、 前記Ｐ型不純物拡散領域に形成され前記ＭＩＳトランジ
スタに対する電荷転送を制御するＮチャネルＭＩＳキャ
パシタとを備えたことを特徴とするＣＭＩＳ型ダイナミ
ックメモリ装置。[Claims] A P-type impurity diffusion region selectively formed through an N-type epitaxial layer formed on a P-type semiconductor substrate, and a trench-type MIS capacitor formed in the P-type impurity diffusion region. and an N-channel MIS capacitor formed in the P-type impurity diffusion region to control charge transfer to the MIS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302688A JPH0793374B2 (en) | 1986-12-18 | 1986-12-18 | CMIS type dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302688A JPH0793374B2 (en) | 1986-12-18 | 1986-12-18 | CMIS type dynamic memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155662A true JPS63155662A (en) | 1988-06-28 |
| JPH0793374B2 JPH0793374B2 (en) | 1995-10-09 |
Family
ID=17911996
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| Application Number | Title | Priority Date | Filing Date |
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| JP61302688A Expired - Fee Related JPH0793374B2 (en) | 1986-12-18 | 1986-12-18 | CMIS type dynamic memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793374B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
| EP0822597A2 (en) * | 1996-07-30 | 1998-02-04 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| CN1090821C (en) * | 1996-07-30 | 2002-09-11 | 国际商业机器公司 | Insulated gate field effect transistor |
-
1986
- 1986-12-18 JP JP61302688A patent/JPH0793374B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
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| EP0822597A3 (en) * | 1996-07-30 | 1998-03-11 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| CN1090820C (en) * | 1996-07-30 | 2002-09-11 | 国际商业机器公司 | IC chip |
| CN1090821C (en) * | 1996-07-30 | 2002-09-11 | 国际商业机器公司 | Insulated gate field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793374B2 (en) | 1995-10-09 |
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