JPS63148364A - 共有メモリアクセス方式 - Google Patents
共有メモリアクセス方式Info
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- JPS63148364A JPS63148364A JP29489486A JP29489486A JPS63148364A JP S63148364 A JPS63148364 A JP S63148364A JP 29489486 A JP29489486 A JP 29489486A JP 29489486 A JP29489486 A JP 29489486A JP S63148364 A JPS63148364 A JP S63148364A
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- JP
- Japan
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- memory
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- processor
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Links
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000002889 sympathetic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のマイクロプロセッサを使用するシステ
ム等において、マイクロプロセッサ間でデータの転送を
行なう場合における、共有メモリのアクセス方式に関す
るものである。
ム等において、マイクロプロセッサ間でデータの転送を
行なう場合における、共有メモリのアクセス方式に関す
るものである。
（従来の技術）
従来、複合マイクロプロセッサシステムにおいてハ、複
数のマイクロプロセッサが相互に関連していて、それぞ
れにおける処理は独立に行なわれるが、データは各マイ
クロプロセッサにおいて共通に使用される。このような
場合において、データを各マイクロプロセッサ間で転送
するためには、複数のマイクロプロセッサが共通にアク
セスする共有メモリを設け、そのメモリ領域を各マイク
ロプロセッサのアドレス空間内に設定し、各マイクロプ
ロセッサから共有メモリに至るバスを、バス切替スイッ
チによって切替えて接続しデータ転送するのが常であっ
た。
数のマイクロプロセッサが相互に関連していて、それぞ
れにおける処理は独立に行なわれるが、データは各マイ
クロプロセッサにおいて共通に使用される。このような
場合において、データを各マイクロプロセッサ間で転送
するためには、複数のマイクロプロセッサが共通にアク
セスする共有メモリを設け、そのメモリ領域を各マイク
ロプロセッサのアドレス空間内に設定し、各マイクロプ
ロセッサから共有メモリに至るバスを、バス切替スイッ
チによって切替えて接続しデータ転送するのが常であっ
た。
第４図は従来の共有メモリアクセス方式の構成を糸すブ
ロック図で、第５図は共有メモリのアドレス空間を示す
説明図である。これらの図において、マイクロプロセッ
サＡ４４ から、マイクロプロセッサＢ４５ ヘデー
タ転送を行なう場合は、マイクロプロセッサＡ４４
は共有メモリ切替判定部４３ に対し、共有メモリ使用
要求信号４０３を送出する。共有メモリ切替判定部４３
は共有メモリ使用要求信号４０３を受けると、共有メモ
リ４１が使用中であるか否かを判断して未使用であれば
バス切替スイッチ制御線４０７を通じてバス切替スイッ
チ４２に対してバス切替スイッチ制御信号を与える、バ
ス切替スイッチ４２はこれによって、 マイクロプロセ
ッサＡ４４のパスライン４０１と共有メモリパスライン
４０８とを接続すると同時に、バス切替完了信号線４０
５を経てマイクロプロセッサＡ４４に対して、バス切替
完了信号を送る。これによって、マイクロプロセッサＡ
４４は共有メモリ４１に対してアクセス可能なことを知
って、データを共有メモリ４１に転送する。マイクロプ
ロセッサＡ４４は共有メモリ４１に対するデータ転送を
完了すると、共有メモリ使用要求信号４０３を通じて、
共有メモリ切替判定部４３に使用完了を通知し、これに
よってバス切替スイッチ制御線４０７を経てバス切替ス
イッチ４２が制御され、マイクロプロセッサＡ４４のパ
スライン４０１は共有メモリパスライン４０８と切離さ
れる。マイクロプロセッサＢ４５カラマイクロプロセッ
サＡ４４へのデータ転送も同様に行なわれる。
ロック図で、第５図は共有メモリのアドレス空間を示す
説明図である。これらの図において、マイクロプロセッ
サＡ４４ から、マイクロプロセッサＢ４５ ヘデー
タ転送を行なう場合は、マイクロプロセッサＡ４４
は共有メモリ切替判定部４３ に対し、共有メモリ使用
要求信号４０３を送出する。共有メモリ切替判定部４３
は共有メモリ使用要求信号４０３を受けると、共有メモ
リ４１が使用中であるか否かを判断して未使用であれば
バス切替スイッチ制御線４０７を通じてバス切替スイッ
チ４２に対してバス切替スイッチ制御信号を与える、バ
ス切替スイッチ４２はこれによって、 マイクロプロセ
ッサＡ４４のパスライン４０１と共有メモリパスライン
４０８とを接続すると同時に、バス切替完了信号線４０
５を経てマイクロプロセッサＡ４４に対して、バス切替
完了信号を送る。これによって、マイクロプロセッサＡ
４４は共有メモリ４１に対してアクセス可能なことを知
って、データを共有メモリ４１に転送する。マイクロプ
ロセッサＡ４４は共有メモリ４１に対するデータ転送を
完了すると、共有メモリ使用要求信号４０３を通じて、
共有メモリ切替判定部４３に使用完了を通知し、これに
よってバス切替スイッチ制御線４０７を経てバス切替ス
イッチ４２が制御され、マイクロプロセッサＡ４４のパ
スライン４０１は共有メモリパスライン４０８と切離さ
れる。マイクロプロセッサＢ４５カラマイクロプロセッ
サＡ４４へのデータ転送も同様に行なわれる。
第５図において、共有メモリ４１は、マイクロプロセッ
サメモリアドレス空間５１のアドレスＭ−ｔからアドレ
スＭ１すなわちｔの領域を占有する。マイクロプロセッ
サメモリアドレス空間５２ に対しては、アドレス空間
Ｎの中でアドレスｙ（−ｔからアドレスＭの領域ｔを占
有し、専用メモリＢ４７はアドレス（０〜Ｍ−ｚ）とア
ドレス（Ｍ−Ｎ）に分離される。
サメモリアドレス空間５１のアドレスＭ−ｔからアドレ
スＭ１すなわちｔの領域を占有する。マイクロプロセッ
サメモリアドレス空間５２ に対しては、アドレス空間
Ｎの中でアドレスｙ（−ｔからアドレスＭの領域ｔを占
有し、専用メモリＢ４７はアドレス（０〜Ｍ−ｚ）とア
ドレス（Ｍ−Ｎ）に分離される。
（発明が解決しようとする問題点）
しかしながら、上記構成の従来の共有メモリアクセス方
式では、共有メモリ領域が各々のマイクロプロセッサメ
モリアドレス空間に対し共通に占有することになる。従
って、共有メモリ領域が大きい場合、各々のマイクロプ
ロセッサの専用メモリ領域が狭くなると同時に共有メモ
リはハードウェア上分離されているため、共有メモリの
アドレス領域を変更できない。更に、専用メモリ領域が
共有メモリ領域をはさんで分断される等の欠点があった
。このため、各々のマイクロプロセッサのメモリレイア
ウト設計に支障をきたしていた。
式では、共有メモリ領域が各々のマイクロプロセッサメ
モリアドレス空間に対し共通に占有することになる。従
って、共有メモリ領域が大きい場合、各々のマイクロプ
ロセッサの専用メモリ領域が狭くなると同時に共有メモ
リはハードウェア上分離されているため、共有メモリの
アドレス領域を変更できない。更に、専用メモリ領域が
共有メモリ領域をはさんで分断される等の欠点があった
。このため、各々のマイクロプロセッサのメモリレイア
ウト設計に支障をきたしていた。
本発明は、以上述べた専用メモリ領域が狭くなる欠点と
共有メモリのアドレス領域を変更できない欠点と、専用
メモリ領域が分断される等の欠点を除去し、優れた共有
メモリアクセス方式を提供することを目的とする。
共有メモリのアドレス領域を変更できない欠点と、専用
メモリ領域が分断される等の欠点を除去し、優れた共有
メモリアクセス方式を提供することを目的とする。
（問題点を解決するための手段）
本発明は、複数のプロセッサ間の情報の授受を行なうた
めに共有メモリを用いるシステムを対象とする。
めに共有メモリを用いるシステムを対象とする。
本発明は上記システムにおいて、複数のバンクからなる
共有メモリを１つのプロセッサにのみ持たせ、共有メモ
リを持たない他のプロセッサの自己のメモリ空間の一部
にバンク１つ分のアクセス領域を割当てるとともに、 共有メモリを持たないプロセッサが前記自己のアクセス
領域をアクセスした場合に、共有メモリを持つプロセッ
サに対し動作停止命令を出力するアドレスデコーダと、 前記自己のアクセス領域をアクセスしたプロセッサが選
択した複数のバンクのうちの１つのバンクのアドレス情
報を格納するレジスタと、前記動作停止命令に従い共有
メモリを持つプロセッサの動作が停止したことを受けて
、共有メモリと前記自己のアクセス領域をアクセスした
プロセッサとを接続する接続回路とを設け、前記自己の
アクセス領域をアクセスしたプロセッサは前記レジスタ
に格納されたアドレス情報に従って共有メモリにアクセ
スするよう構成した。
共有メモリを１つのプロセッサにのみ持たせ、共有メモ
リを持たない他のプロセッサの自己のメモリ空間の一部
にバンク１つ分のアクセス領域を割当てるとともに、 共有メモリを持たないプロセッサが前記自己のアクセス
領域をアクセスした場合に、共有メモリを持つプロセッ
サに対し動作停止命令を出力するアドレスデコーダと、 前記自己のアクセス領域をアクセスしたプロセッサが選
択した複数のバンクのうちの１つのバンクのアドレス情
報を格納するレジスタと、前記動作停止命令に従い共有
メモリを持つプロセッサの動作が停止したことを受けて
、共有メモリと前記自己のアクセス領域をアクセスした
プロセッサとを接続する接続回路とを設け、前記自己の
アクセス領域をアクセスしたプロセッサは前記レジスタ
に格納されたアドレス情報に従って共有メモリにアクセ
スするよう構成した。
（作用）
いま、共有メモリを持つプロセッサをプロセッサＡとし
、共有メモリを持たないプロセッサをプロセッサＢとす
る。プロセッサＢが共有メモリにアクセスする場合、プ
ロセッサＢは自己のメモリ空間の一部に割当られたアク
セス領域をアクセスする。これを受けて、アドレスデコ
ーダはプロセッサＡに対し、動作停止命令を出力する。
、共有メモリを持たないプロセッサをプロセッサＢとす
る。プロセッサＢが共有メモリにアクセスする場合、プ
ロセッサＢは自己のメモリ空間の一部に割当られたアク
セス領域をアクセスする。これを受けて、アドレスデコ
ーダはプロセッサＡに対し、動作停止命令を出力する。
一方、上記アクセス時には、プロセッサＢがアクセスし
ようとする共有メモリの１つのバンクのアドレス情報が
プロセッサＢから出力される。このアドレス情報はレジ
スタに格納される。上記動作停止命令を受けたプロセッ
サＡは、その動作を停止する。
ようとする共有メモリの１つのバンクのアドレス情報が
プロセッサＢから出力される。このアドレス情報はレジ
スタに格納される。上記動作停止命令を受けたプロセッ
サＡは、その動作を停止する。
この動作停止を受けて、上記接続（９）路はプロセッサ
Ｂと共有メモリとを接続する。これにより、プロセッサ
Ｂはレジスタに格納されたアドレス情報に従い、共有メ
モリとの間で情報の授受を行なう。
Ｂと共有メモリとを接続する。これにより、プロセッサ
Ｂはレジスタに格納されたアドレス情報に従い、共有メ
モリとの間で情報の授受を行なう。
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の一実施例を示す構成図であって、図中
１１は共有メモリを持った側のマイクロプロセッサＡ１
１２は共有メモリを持たない側のマイクロプロセッサＢ
、 １３は共有メモリを含んだメモＩＪＡ、１４は共
償メモリを持たないが共有メモリアクセス領域を持った
メモリＢ１１５はマイクロプロセッサＢ１２からメモリ
Ｂ１４の共有メモリアクセス領域をリード／ライトする
ことにより、自動的にマイクロプロセッサＡｌｌ に停
止命令信号を出すアドレスデコーダ、１６はメモリＡ１
３の共Ｔメモリアドレス空間をバンク方式で選択するメ
モリ空間選択レジスタ、１７は共肴メモリの一つのバン
ク内をアドレッシングするアドレス線スイッチ回路、１
８は共左メモリとマイクロプロセッサＢ１２の間でデー
タの転送を行なうデータ線スイッチ回路、１９は共脣メ
モリとマイクロプロセッサＢ１２の間でデータ転送する
ための制御線スイッチ回路である。
１１は共有メモリを持った側のマイクロプロセッサＡ１
１２は共有メモリを持たない側のマイクロプロセッサＢ
、 １３は共有メモリを含んだメモＩＪＡ、１４は共
償メモリを持たないが共有メモリアクセス領域を持った
メモリＢ１１５はマイクロプロセッサＢ１２からメモリ
Ｂ１４の共有メモリアクセス領域をリード／ライトする
ことにより、自動的にマイクロプロセッサＡｌｌ に停
止命令信号を出すアドレスデコーダ、１６はメモリＡ１
３の共Ｔメモリアドレス空間をバンク方式で選択するメ
モリ空間選択レジスタ、１７は共肴メモリの一つのバン
ク内をアドレッシングするアドレス線スイッチ回路、１
８は共左メモリとマイクロプロセッサＢ１２の間でデー
タの転送を行なうデータ線スイッチ回路、１９は共脣メ
モリとマイクロプロセッサＢ１２の間でデータ転送する
ための制御線スイッチ回路である。
また１０１ 、１０２はアドレス信号線、１０３ 、１
０４はデータ信号線、１０５，１０６はリード信号、ラ
イト信号を含む制御信号線、１０７はマイクロプロセン
サＡｌｌ の動作停止および共々メモリ２１ をマイク
ロプロセッサＢ１２側へあけ渡すことを要求スル（マイ
クロプロセッサＡ側のバスをハイインピーダンスにする
）停止命令線、１０８はマイクロプロセッサＡｌｌ が
停止および共り）モリ２１がマイクロプロセッサＢ１２
側へあけ渡されたこと（マイクロプロセッサＡｌｌ 側
のバスがハイインピーダンスになったこと）を示す動作
状態表示線である。
０４はデータ信号線、１０５，１０６はリード信号、ラ
イト信号を含む制御信号線、１０７はマイクロプロセン
サＡｌｌ の動作停止および共々メモリ２１ をマイク
ロプロセッサＢ１２側へあけ渡すことを要求スル（マイ
クロプロセッサＡ側のバスをハイインピーダンスにする
）停止命令線、１０８はマイクロプロセッサＡｌｌ が
停止および共り）モリ２１がマイクロプロセッサＢ１２
側へあけ渡されたこと（マイクロプロセッサＡｌｌ 側
のバスがハイインピーダンスになったこと）を示す動作
状態表示線である。
第２図は本実施例の共有メそりアドレス空間説明図であ
り、メモリＡ１３は共籍メモリ２１ とマイクロプロ
セッサＡｌｌの専用メモリから成り立ち、共、−％メモ
リ２１は複数のバンク２２ 、２２’から成シ立ってい
る。またメモ１ＪＢ１４は、共有メモリ２１ の１つの
バンクに該当する実メモリを持たない共イメモリアクセ
ス領域２３とマイクロプロセッサＢ１２ の専用メモリ
から成り立っている。
り、メモリＡ１３は共籍メモリ２１ とマイクロプロ
セッサＡｌｌの専用メモリから成り立ち、共、−％メモ
リ２１は複数のバンク２２ 、２２’から成シ立ってい
る。またメモ１ＪＢ１４は、共有メモリ２１ の１つの
バンクに該当する実メモリを持たない共イメモリアクセ
ス領域２３とマイクロプロセッサＢ１２ の専用メモリ
から成り立っている。
次に、本実施し１］の動作を第１図及び第２図に加え、
本実施例の動作タイミングを示す第３図を参照して説明
する。
本実施例の動作タイミングを示す第３図を参照して説明
する。
今、マイクロプロセッサＢ１２が共有メモリ２１に対し
データ転送を行なう場合、第３図の本実施ンク２２ を
選択するためにメモリ空間レジスタ１６に対しＭ−を番
地をセットする（第３図（ａ））。
データ転送を行なう場合、第３図の本実施ンク２２ を
選択するためにメモリ空間レジスタ１６に対しＭ−を番
地をセットする（第３図（ａ））。
次にマイクロプロセッサＢ１２は共有メモリアクセス領
域２３のＮ−ｔｏ番地をアクセスする（第３図（ｂ））
。アドレスデコーダ１５は共有メモリアクセス領域２３
が選択されたことを検出し、自動的にマイクロプロセッ
サＡｌｌ へ停止命令線１０７を通して停止命令信号を
出す（第３図（Ｃ））。マイクロプロセッサＡｌｌ は
動作停止したことを示す動作状態表示信号を動作状態表
示線１０８を通して、メモリ空間選択レジスタ１６、ア
ドレス線７インチ回路１７、データ線スイッチ回路１８
、制御線スイッチ回路１９ に送出する（第３図（ｄ）
）。これによシ、共痺メモリ２１ の１つのバンク２２
のｙ（−ｔ番地がマイクロプロセッサＢ１２に接続され
る（第３図（ｅ））。
域２３のＮ−ｔｏ番地をアクセスする（第３図（ｂ））
。アドレスデコーダ１５は共有メモリアクセス領域２３
が選択されたことを検出し、自動的にマイクロプロセッ
サＡｌｌ へ停止命令線１０７を通して停止命令信号を
出す（第３図（Ｃ））。マイクロプロセッサＡｌｌ は
動作停止したことを示す動作状態表示信号を動作状態表
示線１０８を通して、メモリ空間選択レジスタ１６、ア
ドレス線７インチ回路１７、データ線スイッチ回路１８
、制御線スイッチ回路１９ に送出する（第３図（ｄ）
）。これによシ、共痺メモリ２１ の１つのバンク２２
のｙ（−ｔ番地がマイクロプロセッサＢ１２に接続され
る（第３図（ｅ））。
マイクロプロセッサＢ１２ の共有メモリ２１に対する
リード動作またはライト動作が完了するとマイクロプロ
セッサＡｌｌ に対する停止命令線１０７上の停止命令
信号がオフとなり、また動作状態表示線１０８上の動作
状態表示信号もオフとなる。
リード動作またはライト動作が完了するとマイクロプロ
セッサＡｌｌ に対する停止命令線１０７上の停止命令
信号がオフとなり、また動作状態表示線１０８上の動作
状態表示信号もオフとなる。
これによシ、共イメモリ２１ はマイクロプロセッサＢ
１２から切り放され、マイクロプロセッサＡ１１ に接
続される。順次同様の動作を行なうことによシ、バンク
２２のＭ−を番地からＭ−ｚ＋ｚ。
１２から切り放され、マイクロプロセッサＡ１１ に接
続される。順次同様の動作を行なうことによシ、バンク
２２のＭ−を番地からＭ−ｚ＋ｚ。
番地のアクセスができる。
１つのバンク２２の全てのアクセス動作が完了するとメ
モリ空間選択レジスタ１６に次のバンクをセットし、前
記同様の動作を行なうことによシ共有メモリ２１の全て
のメモリ領域ｙｌ−を番地からＭ番地がアクセスできる
。
モリ空間選択レジスタ１６に次のバンクをセットし、前
記同様の動作を行なうことによシ共有メモリ２１の全て
のメモリ領域ｙｌ−を番地からＭ番地がアクセスできる
。
本説明では共有メモリ２１のアドレス空間をＭ−ｔ−Ｍ
番地としたが、メモリ空間選択レジスタ１６へのセット
データを変えることによシ、共有メモリの領域を例えば
Ｌ−を番地からＬ番地（共有メモリ２１′）に自由に変
更できることは云うまでもない。また、マイクロプロセ
ッサが３個以上のシステムにおいては複数の停止命令線
１０８をマルチプレクサ等によシ選択してマイクロプロ
セッサＡｌｌ に接続し、マイクロプロセッサＡｌｌ
からの動作状態表示線１０８を前記マルチプレクサにて
選択されたマイクロプロセッサ側に接続することによシ
、前記動作が可能であることは云うまでもない。
番地としたが、メモリ空間選択レジスタ１６へのセット
データを変えることによシ、共有メモリの領域を例えば
Ｌ−を番地からＬ番地（共有メモリ２１′）に自由に変
更できることは云うまでもない。また、マイクロプロセ
ッサが３個以上のシステムにおいては複数の停止命令線
１０８をマルチプレクサ等によシ選択してマイクロプロ
セッサＡｌｌ に接続し、マイクロプロセッサＡｌｌ
からの動作状態表示線１０８を前記マルチプレクサにて
選択されたマイクロプロセッサ側に接続することによシ
、前記動作が可能であることは云うまでもない。
（発明の効果）
以上説明したように、本発明によれば、共有メモリを１
つのプロセッサのみに持たせ、共有メモリを持たないプ
ロセッサが共有メモリをアクセスする場合、自己のメモ
リ空間の所定アクセス領域にアクセスすることによシ、
自動的に該所定アクセス領域に対応する共有メモリ内の
バンクを選択して情報の授受を行なうこととしたため、
各プロセッサの専用メモリ領域を大きくできると同時に
、専用メモリ領域を連続して設定でき、更に共有メモリ
を最適なアドレス空間に設定できるという効果が得られ
る。
つのプロセッサのみに持たせ、共有メモリを持たないプ
ロセッサが共有メモリをアクセスする場合、自己のメモ
リ空間の所定アクセス領域にアクセスすることによシ、
自動的に該所定アクセス領域に対応する共有メモリ内の
バンクを選択して情報の授受を行なうこととしたため、
各プロセッサの専用メモリ領域を大きくできると同時に
、専用メモリ領域を連続して設定でき、更に共有メモリ
を最適なアドレス空間に設定できるという効果が得られ
る。
第１図は本発明の一実施例の構成図、第２図は本実施例
における共有メモリアドレス空間を示す図、第３図は本
実施例の動作タイミング図、第４図は従来の共有メモリ
アクセス方式の構成図、第５図は従来の共有メモリアク
セス方式における共有メモリアドレス空間を示す図であ
る。 １１・・・マイクロプロセッサＡ１ １２・・・マイクロプロセッサＢ１ １３・・・メモリＡ１ １４・・・メモリＢ１１５・
・・アドレスデコーダ、 １６・・・メモリ空間選択レジスタ、 １７・・・アドレス線スイフチ回路、 １８・・・データ線スイッチ回路、 １９・・・制御線スイッチ回路、 ２１ 、２１’・・・共有メモ１ハ２２，２２’・・・
１つのバンク、２３・・・共有メモリアクセス領域、 １０１・・・アドレス信号線、１０２・・・アドレス信
号線、１０３・・・データ信号線、工０４・・・データ
信号線、１０５・・・制御信号線、 １０６・・・制
御信号線、１０７・・・停止信号線、１０８・・・動作
状態表示線。
における共有メモリアドレス空間を示す図、第３図は本
実施例の動作タイミング図、第４図は従来の共有メモリ
アクセス方式の構成図、第５図は従来の共有メモリアク
セス方式における共有メモリアドレス空間を示す図であ
る。 １１・・・マイクロプロセッサＡ１ １２・・・マイクロプロセッサＢ１ １３・・・メモリＡ１ １４・・・メモリＢ１１５・
・・アドレスデコーダ、 １６・・・メモリ空間選択レジスタ、 １７・・・アドレス線スイフチ回路、 １８・・・データ線スイッチ回路、 １９・・・制御線スイッチ回路、 ２１ 、２１’・・・共有メモ１ハ２２，２２’・・・
１つのバンク、２３・・・共有メモリアクセス領域、 １０１・・・アドレス信号線、１０２・・・アドレス信
号線、１０３・・・データ信号線、工０４・・・データ
信号線、１０５・・・制御信号線、 １０６・・・制
御信号線、１０７・・・停止信号線、１０８・・・動作
状態表示線。
Claims (1)
- 【特許請求の範囲】 複数のプロセッサ間の情報の授受を行なうために共有メ
モリを用いるシステムにおいて、 複数のバンクからなる共有メモリを１つのプロセッサに
のみ持たせ、共有メモリを持たない他のプロセッサの自
己のメモリ空間の一部にバンク１つ分のアクセス領域を
割当てるとともに、 共有メモリを持たないプロセッサが前記自己のアクセス
領域をアクセスした場合に、共有メモリを持つプロセッ
サに対し動作停止命令を出力するアドレスデコーダと、 前記自己のアクセス領域をアクセスしたプロセッサが選
択した複数のバンクのうちの１つのバンクのアドレス情
報を格納するレジスタと、 前記動作停止命令に従い共有メモリを持つプロセッサの
動作が停止したことを受けて、共有メモリと前記自己の
アクセス領域をアクセスしたプロセッサとを接続する接
続回路とを設け、 前記自己のアクセス領域をアクセスしたプロセッサは前
記レジスタに格納されたアドレス情報に従って共有メモ
リにアクセスすることを特徴とする共有メモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29489486A JPS63148364A (ja) | 1986-12-12 | 1986-12-12 | 共有メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29489486A JPS63148364A (ja) | 1986-12-12 | 1986-12-12 | 共有メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148364A true JPS63148364A (ja) | 1988-06-21 |
Family
ID=17813627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29489486A Pending JPS63148364A (ja) | 1986-12-12 | 1986-12-12 | 共有メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2863072A1 (fr) * | 2003-11-27 | 2005-06-03 | Hitachi Ltd | Dispositif et procede pour executer un traitement d'informations en utilisant une pluralite de processeurs |
| US7401163B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178465A (ja) * | 1982-04-13 | 1983-10-19 | Mitsubishi Electric Corp | マルチ・プロセサ・システムにおけるアドレス変換方式 |
| JPS599767A (ja) * | 1982-07-09 | 1984-01-19 | Sumitomo Heavy Ind Ltd | マルチプロセツサ装置 |
-
1986
- 1986-12-12 JP JP29489486A patent/JPS63148364A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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