JPS63142592A - 多次元アクセスメモリ - Google Patents
多次元アクセスメモリInfo
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- JPS63142592A JPS63142592A JP61289677A JP28967786A JPS63142592A JP S63142592 A JPS63142592 A JP S63142592A JP 61289677 A JP61289677 A JP 61289677A JP 28967786 A JP28967786 A JP 28967786A JP S63142592 A JPS63142592 A JP S63142592A
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- 230000010354 integration Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010187 selection method Methods 0.000 description 2
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- 239000002699 waste material Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
大容量の半導体メモリでの多次元アクセス化を容易にす
るデコード方法。従来プロセス、回路技術でも、高集積
化、高次元化を可能にする。
るデコード方法。従来プロセス、回路技術でも、高集積
化、高次元化を可能にする。
本発明は多次元アクセスメモリ、詳しくは任意の１ワー
ド線の選択で読出される多数のビットのうちの、読出し
に際し指定された次元でのもの複数ビットを同時に出力
することができる半導体メモリに関する。
ド線の選択で読出される多数のビットのうちの、読出し
に際し指定された次元でのもの複数ビットを同時に出力
することができる半導体メモリに関する。
半導体メモリ例えばＤＲＡＭでは、ワード線を選択すれ
ば当該ワード線に属する全メモリセルの記憶データが各
々のビット線に現われ、通常はそのうちの１ビツトをコ
ラムアドレスにより選択し、データバスを通して外部へ
出力するが、データバスを複数本設はコラムゲートもそ
れに応じて変更して、複数ビットを同時に出力すること
も可能である。画像メモリなどではデータ処理を高速化
するため、複数ビット同時読出しが特に要求される。
ば当該ワード線に属する全メモリセルの記憶データが各
々のビット線に現われ、通常はそのうちの１ビツトをコ
ラムアドレスにより選択し、データバスを通して外部へ
出力するが、データバスを複数本設はコラムゲートもそ
れに応じて変更して、複数ビットを同時に出力すること
も可能である。画像メモリなどではデータ処理を高速化
するため、複数ビット同時読出しが特に要求される。
２次元または３次元、−膜化して言えばｎ次元の画像デ
ータをメモリに記憶させておき、これを複数ビット同時
読出しする場合、次の点が問題になる。第３図に横Ｘ、
縦Ｙ、深さＺ各８ビット、計５１２ビットの３次元画像
データを示すが、これをＸ方向に並ぶ８ビツトの６４組
とし、これをワード線数６４、各ワード線のビット数（
メモリセル数）８、データバス数８ （同時出力可能ビ
ット数８）のメモリの各ワード線のメモリセルに書込ん
だとすると、１本のワード線を選択するだけで（１回の
アクセスで）Ｘ方向８ビツトを同時に読出すことができ
る。しかしＹ方向又はＺ方向の８ビツトを読出すには８
回アクセスし、各回の例えば第１ビツトを取出すように
しなければならず、アクセス時間が大になる。
ータをメモリに記憶させておき、これを複数ビット同時
読出しする場合、次の点が問題になる。第３図に横Ｘ、
縦Ｙ、深さＺ各８ビット、計５１２ビットの３次元画像
データを示すが、これをＸ方向に並ぶ８ビツトの６４組
とし、これをワード線数６４、各ワード線のビット数（
メモリセル数）８、データバス数８ （同時出力可能ビ
ット数８）のメモリの各ワード線のメモリセルに書込ん
だとすると、１本のワード線を選択するだけで（１回の
アクセスで）Ｘ方向８ビツトを同時に読出すことができ
る。しかしＹ方向又はＺ方向の８ビツトを読出すには８
回アクセスし、各回の例えば第１ビツトを取出すように
しなければならず、アクセス時間が大になる。
画像データ処理では複数ビットをＸ方向で取出して処理
し、またＹ、 Ｚ方向で取出して処理し、といった作
業が要求され、これらは可及的速やかに、全て同じ時間
で実行したいという要求がある。
し、またＹ、 Ｚ方向で取出して処理し、といった作
業が要求され、これらは可及的速やかに、全て同じ時間
で実行したいという要求がある。
複数ビットの取出し態様はｘ、ｙ、Ｚ方向に限らず、斜
め（対角線）方向なども必要で、また第４図に示すよう
に面Ｓで取出したい要求もある。なお第４図（ａｌは１
６Ｘ１６ビツトの２次元画像データを示し、Ｓはそのう
ちの４×４ビツトデータである。
め（対角線）方向なども必要で、また第４図に示すよう
に面Ｓで取出したい要求もある。なお第４図（ａｌは１
６Ｘ１６ビツトの２次元画像データを示し、Ｓはそのう
ちの４×４ビツトデータである。
どの方向または面など（次元という）でも複数ビット同
時読出しが可能なメモリを、本発明者等は開発している
。このメモリの要部は、ビット線とデータバスとの間に
介在させる選択回路である。
時読出しが可能なメモリを、本発明者等は開発している
。このメモリの要部は、ビット線とデータバスとの間に
介在させる選択回路である。
即ち、１ワード線の選択でそのワード線に属する全メモ
リセル（これは、ビット線数をｎとして、ｎ個ある）の
データが全ビット線に出てくるので、データバスを１バ
イトまたは２バイト等多数（ｍ）本設けておき、このデ
ータバスとビット線との間に、指定された態様（次元）
でのｍビットを選択する回路を設けておけば、指定次元
での同時選択が可能である。
リセル（これは、ビット線数をｎとして、ｎ個ある）の
データが全ビット線に出てくるので、データバスを１バ
イトまたは２バイト等多数（ｍ）本設けておき、このデ
ータバスとビット線との間に、指定された態様（次元）
でのｍビットを選択する回路を設けておけば、指定次元
での同時選択が可能である。
第５図はその一例で、ＷＬｉは１番ワード線、ＢＬ７２
．ＢＬ７２は７２番ヒツト線対、５Ａ７２はそのセンス
アンプ、ＢＬ７３．ＢＬ７３は７３番ピント線対、５Ａ
７３はそのセンスアンプである。２０はデータバスで、
２バイト分ある。１６は選択回路で、各センスアンプの
出力を指定次元（ｘ、ｙ、ｓ）およびセグメント（Ｂｏ
＝Ｂ３）に従って選択的にデータバス２０へ導（。選択
回路１６は、各センスアンプに対して配設される各次元
のデコーダ（Ｘ＋ ３’＋ Ｓデコーダ）からなり
、各々は共通にセグメントアドレスＢθ〜Ｂ３を受け、
また個々に次元制御信号ｘ、ｙ、ｓの１つを受けて該当
制御信号が入るときアクティブにされる。
．ＢＬ７２は７２番ヒツト線対、５Ａ７２はそのセンス
アンプ、ＢＬ７３．ＢＬ７３は７３番ピント線対、５Ａ
７３はそのセンスアンプである。２０はデータバスで、
２バイト分ある。１６は選択回路で、各センスアンプの
出力を指定次元（ｘ、ｙ、ｓ）およびセグメント（Ｂｏ
＝Ｂ３）に従って選択的にデータバス２０へ導（。選択
回路１６は、各センスアンプに対して配設される各次元
のデコーダ（Ｘ＋ ３’＋ Ｓデコーダ）からなり
、各々は共通にセグメントアドレスＢθ〜Ｂ３を受け、
また個々に次元制御信号ｘ、ｙ、ｓの１つを受けて該当
制御信号が入るときアクティブにされる。
この第５図で多次元選択要領を説明するに、１ワード線
に２５６ビツトあり、これらは第４図のＸ方向１６ビツ
トの各々を順に並べたもの（Ｙ＝０のＸ方向１６ビソト
の次にＹ＝１のＸ方向１６ビツトを続け、その後にＹ＝
２のＸ方向１６ビツトを並べ、・・・・・・とじたもの
）とすると、７２番センスアンプＳＡ？２ばＸ方向では
第４群（Ｙ＝４）の８番ビットをまた７３番センスアン
プＳＡ？３は間９番ビットを出力するので、Ｂｏ−Ｂ３
が第４群（第４セグメント）を指示するときＸデコーダ
Ｘ７２により５Ａ７２の出力をデータバスＤＢ８、ＤＢ
８へ導き、またＸ７３により５Ａ７３の出力をＤＢ９．
ＤＢ９へ導き、以下同様にすると、第４群のＸ方向１６
ビソトをデータバス２０へ同時出力することができる。
に２５６ビツトあり、これらは第４図のＸ方向１６ビツ
トの各々を順に並べたもの（Ｙ＝０のＸ方向１６ビソト
の次にＹ＝１のＸ方向１６ビツトを続け、その後にＹ＝
２のＸ方向１６ビツトを並べ、・・・・・・とじたもの
）とすると、７２番センスアンプＳＡ？２ばＸ方向では
第４群（Ｙ＝４）の８番ビットをまた７３番センスアン
プＳＡ？３は間９番ビットを出力するので、Ｂｏ−Ｂ３
が第４群（第４セグメント）を指示するときＸデコーダ
Ｘ７２により５Ａ７２の出力をデータバスＤＢ８、ＤＢ
８へ導き、またＸ７３により５Ａ７３の出力をＤＢ９．
ＤＢ９へ導き、以下同様にすると、第４群のＸ方向１６
ビソトをデータバス２０へ同時出力することができる。
また５Ａ７２の出力ビットはＹ方向では第８群（Ｘ＝８
）の第４ビツト、５Ａ７３のそれは第９群の第４ビツト
であるから、Ｂｏ−Ｂ３が第８群を示すときｙデコーダ
Ｙ７２により５Ａ７２の出力をＤＢ４．ＤＢ４へ導き、
またＢｏ＝８３が第９群を示すときｙデコーダＹ７３に
より５Ａ７３の出力を同じ＜ＤＢ４．ＤＢＴへ導き、他
も同様にすれば、各群のＹ方向１６ビツトを逐次（群内
では同時）データバスへ出力することができる。８面に
ついても同様である。
）の第４ビツト、５Ａ７３のそれは第９群の第４ビツト
であるから、Ｂｏ−Ｂ３が第８群を示すときｙデコーダ
Ｙ７２により５Ａ７２の出力をＤＢ４．ＤＢ４へ導き、
またＢｏ＝８３が第９群を示すときｙデコーダＹ７３に
より５Ａ７３の出力を同じ＜ＤＢ４．ＤＢＴへ導き、他
も同様にすれば、各群のＹ方向１６ビツトを逐次（群内
では同時）データバスへ出力することができる。８面に
ついても同様である。
第６図にＸデコーダの一例を示す。Ｑ ＋ −Ｑ ６゜
Ｑ１６はｐチャネルトランジスタ、Ｑ７〜ＱＩ６はｎチ
ャネルトランジスタである。ＸがＨ（ハイ）であるとＱ
Ｉ６オフ、Ｑ１６オン、ノードＮｌはＬ（ロー）、従っ
てＱ１２オフ、Ｑ６オンになり、Ｑ１〜Ｑ４．Ｑ７〜Ｑ
ＩＯのデコーダ部が有効になって、アドレスＢｏ＝８３
がこのデコーダを選択するなら（８３〜Ｂｏが０１００
で第４群選択なら）ノードＮ３はＬ１従ってＱ５オン、
Ｑｌｌオフとなり、ノードＮ２はＨ、トランスフアゲ−
ＦＱ１３ ＋ Ｑ１４はオンになり、５Ａ７２の出力
をデークバスＤＢ８．Ｄ百］へ通す。
Ｑ１６はｐチャネルトランジスタ、Ｑ７〜ＱＩ６はｎチ
ャネルトランジスタである。ＸがＨ（ハイ）であるとＱ
Ｉ６オフ、Ｑ１６オン、ノードＮｌはＬ（ロー）、従っ
てＱ１２オフ、Ｑ６オンになり、Ｑ１〜Ｑ４．Ｑ７〜Ｑ
ＩＯのデコーダ部が有効になって、アドレスＢｏ＝８３
がこのデコーダを選択するなら（８３〜Ｂｏが０１００
で第４群選択なら）ノードＮ３はＬ１従ってＱ５オン、
Ｑｌｌオフとなり、ノードＮ２はＨ、トランスフアゲ−
ＦＱ１３ ＋ Ｑ１４はオンになり、５Ａ７２の出力
をデークバスＤＢ８．Ｄ百］へ通す。
この第５図のように各センスアンプ出力端に（これは各
ビット線に、でもある）各次元のデコーダをそれぞれ設
けてデータバスとの接続を制御すると多次元アクセスが
可能になるが、セルアレイのビット線間隔は狭いから、
この間隔内に各次元のデコーダを設けることは実際には
困難で、このようにするとビット線間隔が大になり、集
積度の低いメモリになる恐れがある。
ビット線に、でもある）各次元のデコーダをそれぞれ設
けてデータバスとの接続を制御すると多次元アクセスが
可能になるが、セルアレイのビット線間隔は狭いから、
この間隔内に各次元のデコーダを設けることは実際には
困難で、このようにするとビット線間隔が大になり、集
積度の低いメモリになる恐れがある。
第７図ではこの点が改善されている。即ち第７図では、
全センスアンプに共通にＸ＋）’＋ Ｓプリデコーダ
を置き、各センスアンプへはデコードした出力を供給す
る。３０ｘ、３０ｙ、３０ｓはこのデコード出力を供給
する各１６本の選択線、７２ｘ、７２ｙ、７２ｓ・・・
・・・はトランスファゲートで、７２ｘは前記Ｑ１３＋
Ｑ１４に相当する。Ｘ。
全センスアンプに共通にＸ＋）’＋ Ｓプリデコーダ
を置き、各センスアンプへはデコードした出力を供給す
る。３０ｘ、３０ｙ、３０ｓはこのデコード出力を供給
する各１６本の選択線、７２ｘ、７２ｙ、７２ｓ・・・
・・・はトランスファゲートで、７２ｘは前記Ｑ１３＋
Ｑ１４に相当する。Ｘ。
ｙ、 Ｓプリデコーダ１８ ｘ、 １８１． １８
ｓは信号ｘ、ｙ、ｓにより１つのみアクティブにされ
、そして各デコーダは１６出力のうちの１出力をＨにし
、この１６Ｘ３＝４８本中、唯１つＨの選択線が１６対
のトランスファゲートをオンにして当該センスアンプの
出力をデータバスへ導く。
ｓは信号ｘ、ｙ、ｓにより１つのみアクティブにされ
、そして各デコーダは１６出力のうちの１出力をＨにし
、この１６Ｘ３＝４８本中、唯１つＨの選択線が１６対
のトランスファゲートをオンにして当該センスアンプの
出力をデータバスへ導く。
Ｘプリデコーダの出力Ｏは第０セグメントを選択し、出
力１は第１セグメントを選択し、以下同様である。ワー
ド線上のデータは前記の如くとすると、Ｘ方向第Ｏセグ
メントはセンスアンプＳＡａ ＝ Ｓ ＡＨ６が出力す
る。従ってＸプリデコーダの出力Ｏはこれらのセンスア
ンプの出力とデータバス０〜Ｙとを接続するトランスフ
ァゲートをオンにしてＳＡｏ’＝ＳＡ１５の出力をデー
タバスＯ〜Ｆへ導く。センスアンプ５Ａ７２の出力は前
記のようにＸ方向では第４群８番ビットのものであるか
ら、次元制御信号Ｘが入り、Ｂｏ＝８３が４を示すとき
Ｘプリデコーダ１８ｘは出力４を生じ（出力４をＨにし
）、トランスファゲート７２ｘを開いて５Ａ７２の出力
をデータバス８，８へ導く。５Ａ７２の出力はＹ方向で
は第８群４番ピノトのものであるから、次元制御信号ｙ
が入り、Ｂ。
力１は第１セグメントを選択し、以下同様である。ワー
ド線上のデータは前記の如くとすると、Ｘ方向第Ｏセグ
メントはセンスアンプＳＡａ ＝ Ｓ ＡＨ６が出力す
る。従ってＸプリデコーダの出力Ｏはこれらのセンスア
ンプの出力とデータバス０〜Ｙとを接続するトランスフ
ァゲートをオンにしてＳＡｏ’＝ＳＡ１５の出力をデー
タバスＯ〜Ｆへ導く。センスアンプ５Ａ７２の出力は前
記のようにＸ方向では第４群８番ビットのものであるか
ら、次元制御信号Ｘが入り、Ｂｏ＝８３が４を示すとき
Ｘプリデコーダ１８ｘは出力４を生じ（出力４をＨにし
）、トランスファゲート７２ｘを開いて５Ａ７２の出力
をデータバス８，８へ導く。５Ａ７２の出力はＹ方向で
は第８群４番ピノトのものであるから、次元制御信号ｙ
が入り、Ｂ。
〜Ｂ３が８を示すときｙプリデコーダ１８ｙは出力８を
Ｈにし、トランスファゲート７２ｙを開いて５Ａ７２の
出力をデータバス４．７へ導く。更に５Ａ７２の出力は
面Ｓでは第６群０番ビットのもの（第０群は第４図で左
上端がｘ＝ｙ＝ｏの１６ビツト、第１群はＸ＝４．Ｙ＝
Ｏの１６ビツト、・・・・・・第４群はＸ＝０．Ｙ＝４
の１６ビツト・・・・・・）であるから、次元制御信号
Ｓが入り、Ｂｏ−Ｂ３が６を示すときＳプリデコーダ１
８ｓは出力６をＨにし、トランスファゲート７２Ｓを開
いて５Ａ７２の出力をデータバス０．０へ導く。
Ｈにし、トランスファゲート７２ｙを開いて５Ａ７２の
出力をデータバス４．７へ導く。更に５Ａ７２の出力は
面Ｓでは第６群０番ビットのもの（第０群は第４図で左
上端がｘ＝ｙ＝ｏの１６ビツト、第１群はＸ＝４．Ｙ＝
Ｏの１６ビツト、・・・・・・第４群はＸ＝０．Ｙ＝４
の１６ビツト・・・・・・）であるから、次元制御信号
Ｓが入り、Ｂｏ−Ｂ３が６を示すときＳプリデコーダ１
８ｓは出力６をＨにし、トランスファゲート７２Ｓを開
いて５Ａ７２の出力をデータバス０．０へ導く。
センスアンプ５Ａ７３の出力についても同様で、ｘ、ｙ
、ｓプリデコーダはトランスファゲート７３ｘ、７３ｙ
、７３ｓを制御してこれをデータバス９，９または４，
４または１，１へ導く。
、ｓプリデコーダはトランスファゲート７３ｘ、７３ｙ
、７３ｓを制御してこれをデータバス９，９または４，
４または１，１へ導く。
選択線３０ ｘ、 ３０ ｙ、 ３０ ｓおよびト
ランスフアゲ−）７２Ｘ、７２ｙ、・・・・・・は多次
元選択回路１６を構成し、ＸＩ ）’ｌ Ｓプリデ
コーダ１８と共にメモリ上では第８図に示す位置を占め
る。１０はセルアレイで、本例では２５６本のワード線
ＷＬと、２５６対のビット線ＢＬ、ＢＬを有する。
ランスフアゲ−）７２Ｘ、７２ｙ、・・・・・・は多次
元選択回路１６を構成し、ＸＩ ）’ｌ Ｓプリデ
コーダ１８と共にメモリ上では第８図に示す位置を占め
る。１０はセルアレイで、本例では２５６本のワード線
ＷＬと、２５６対のビット線ＢＬ、ＢＬを有する。
Ａ ｏ ” Ａ ？はワード線を選択するアドレス、Ｂ
。
。
〜Ｂ３は１６ビツト１組でビット線を選択するコラム（
セグメント）アドレスである。２２はラッチである。
セグメント）アドレスである。２２はラッチである。
第５図では各センスアンプに、各種選択次元の各々に対
するデコーダを配置するが、これではデコーダ数が多く
なり、また面積をとる。各種デコーダはビット線間隔内
に収めねばならないからデコーダ用スペースが極端に制
限され、ビット線間隔を大にしなければならない。この
方式ではＮ８ビツトのデータからに次元の方法で並列に
Ｎビットをとる場合、デコーダ数はｋＮ”、信号線数は
（２１０ｇ、、Ｎ ＋ｋ）本必要である。第７図の
ように共通にプリデコーダを設けるとデコーダ数はに個
でよく、ピント線間隔内に各種デコーダを収容しなけれ
ばならないという問題はなくなる。
するデコーダを配置するが、これではデコーダ数が多く
なり、また面積をとる。各種デコーダはビット線間隔内
に収めねばならないからデコーダ用スペースが極端に制
限され、ビット線間隔を大にしなければならない。この
方式ではＮ８ビツトのデータからに次元の方法で並列に
Ｎビットをとる場合、デコーダ数はｋＮ”、信号線数は
（２１０ｇ、、Ｎ ＋ｋ）本必要である。第７図の
ように共通にプリデコーダを設けるとデコーダ数はに個
でよく、ピント線間隔内に各種デコーダを収容しなけれ
ばならないという問題はなくなる。
しかし、選択線はｋＮ 本必要になる。
本発明はこれらを改善しようとするもので、プリデコー
ド方式をとってデコーダ配置上の問題を軽減し、また選
択線は少数本で済むようにしようとするものである。
ド方式をとってデコーダ配置上の問題を軽減し、また選
択線は少数本で済むようにしようとするものである。
本発明の多次元アクセスメモリは、複数ビット並列出力
が可能なデータバス（２０）と、該複数ビットを１セグ
メントとして複数セグメントからなる多数ビットのデー
タ群を１ワード線上のメモリセルに書込まれるセルアレ
イ （１０）と、セグメントアドレス（Ｂ０〜Ｂ３）を
受けてそのデコード出力を生じるデコーダ（４０）と、
該デコーダの出力を受ける選択線（３８）、次元選択信
号（ｘ、ｙ＋Ｓ）線、セルアレイのピント線をデータバ
スの該当線へ接続するトランスファゲート（３６）、お
よび該デコーダ出力と次元選択信号を受けて該トランス
ファゲートをオンオフする出力を生じる選択 −ゲー
ト（３４）を有する選択回路（１６）、とを備えること
を特徴とし、また複数ビット並列出力が可能なデータバ
ス（２０）と、該複数ビットを１セグメントとしてその
複数セグメントからなる多数ビットデータ群を１ワード
線上のメモリセルに、選択次元数に応じて離散的に書込
まれ、空いたメモリセルへは他の多数ビットデータ群を
同様に離散的に書込まれるセルアレイ （１０）と、該
セルアレイの各ヒツト線に接続される各センスアンプ（
ＳＡ７２Ａ、５Ａ７２Ｂ、・・・・・・）を該データ群
内の各ビット毎の出力線（Ｌ７２． Ｌ７３．・・・
・・・）に、群選択ビット（Ｃ０、Ｃ１）に従って接続
するデコーダ回路（３２，７２Ａ、・・・・・・）と、
セグメントアドレス（ＢＱ”Ｂ３）を受けてそのデコー
ド出力を生じるデコーダ（４０）と、該デコーダ（４０
）の出力を受ける選択線（３８）、次元選択信号線（ｘ
、ｙ。
が可能なデータバス（２０）と、該複数ビットを１セグ
メントとして複数セグメントからなる多数ビットのデー
タ群を１ワード線上のメモリセルに書込まれるセルアレ
イ （１０）と、セグメントアドレス（Ｂ０〜Ｂ３）を
受けてそのデコード出力を生じるデコーダ（４０）と、
該デコーダの出力を受ける選択線（３８）、次元選択信
号（ｘ、ｙ＋Ｓ）線、セルアレイのピント線をデータバ
スの該当線へ接続するトランスファゲート（３６）、お
よび該デコーダ出力と次元選択信号を受けて該トランス
ファゲートをオンオフする出力を生じる選択 −ゲー
ト（３４）を有する選択回路（１６）、とを備えること
を特徴とし、また複数ビット並列出力が可能なデータバ
ス（２０）と、該複数ビットを１セグメントとしてその
複数セグメントからなる多数ビットデータ群を１ワード
線上のメモリセルに、選択次元数に応じて離散的に書込
まれ、空いたメモリセルへは他の多数ビットデータ群を
同様に離散的に書込まれるセルアレイ （１０）と、該
セルアレイの各ヒツト線に接続される各センスアンプ（
ＳＡ７２Ａ、５Ａ７２Ｂ、・・・・・・）を該データ群
内の各ビット毎の出力線（Ｌ７２． Ｌ７３．・・・
・・・）に、群選択ビット（Ｃ０、Ｃ１）に従って接続
するデコーダ回路（３２，７２Ａ、・・・・・・）と、
セグメントアドレス（ＢＱ”Ｂ３）を受けてそのデコー
ド出力を生じるデコーダ（４０）と、該デコーダ（４０
）の出力を受ける選択線（３８）、次元選択信号線（ｘ
、ｙ。
ｓ）、前記出力線をデータバスの該当線へ接続する１−
ランスファゲート（３６）、および該デコーダ出力と次
元選択信号を受けて該トランスファゲートをオンオフす
る出力を生じるゲート回路（３４）を有する選択回路（
１６）と、を備えることを特徴とするものである。
ランスファゲート（３６）、および該デコーダ出力と次
元選択信号を受けて該トランスファゲートをオンオフす
る出力を生じるゲート回路（３４）を有する選択回路（
１６）と、を備えることを特徴とするものである。
Ｃ作用〕
この構成により多次元アクセスが可能になり、しかもデ
コーダのスペースをとることができない、選択線数が多
過ぎる等のことがなく、画像処理用などに好適なメモリ
を提供することができる。
コーダのスペースをとることができない、選択線数が多
過ぎる等のことがなく、画像処理用などに好適なメモリ
を提供することができる。
第１図に本発明の実施例を示す。やはりＸ、）’＋Ｓ次
元で選択し、同時出方は１６ビントずっとする。従って
データバス２ｏは１６対とする。プリデコーダは各選択
次元に共通とし、従ってデコーダ４０から延びる排他的
選択線３８は１６本でよい。次元選択は、各センスアン
プに対して設けるｘ、ｙｒ ｓｉｉ択ゲート３４．３
６により行なう。
元で選択し、同時出方は１６ビントずっとする。従って
データバス２ｏは１６対とする。プリデコーダは各選択
次元に共通とし、従ってデコーダ４０から延びる排他的
選択線３８は１６本でよい。次元選択は、各センスアン
プに対して設けるｘ、ｙｒ ｓｉｉ択ゲート３４．３
６により行なう。
第７図でもそうであるが、次元選択を３種（ｘ。
ｙ、ｓ）行なうには各センスアンプ（ピント線）に対し
て３系統を用意せねばならず、第１図でもこの点は変ら
ない。しかし第１図では各系統の選折回路はノアゲート
７２Ｘ、７２Ｙ、・・・・・・１つであり、第６図と対
比すれば明らかなように大幅に（約１／３に）簡素化さ
れ、第７図と同程度である。そして第７図とは選択線数
が大幅に低減されている。
て３系統を用意せねばならず、第１図でもこの点は変ら
ない。しかし第１図では各系統の選折回路はノアゲート
７２Ｘ、７２Ｙ、・・・・・・１つであり、第６図と対
比すれば明らかなように大幅に（約１／３に）簡素化さ
れ、第７図と同程度である。そして第７図とは選択線数
が大幅に低減されている。
また第１図でも各センスアンプに対して選択次元数だけ
の系統が必要であり、そして１系統は１ビツト線間隔程
度を必要とするので、このま−ではビット線間隔が大に
なる。この点は次のようにして改善できる。即ち、１ワ
ード線に第４図のデータ（１６Ｘ１６＝２５６ビツト）
を格納することは変らないが、各ビットは離散的に本例
では３ビツト（３メモリセル）おきに格納する。例えば
最初のＸ方向１６ビツト（第０セグメント）は第５図、
第７図等ではピント線の０．１，２．・旧・・１５に、
次のＸ方向１６ビツト（第１セグメント）はビット線の
１６．１７，１８．・・・・・・３１に（以下同様）お
くとしたが、本発明では第０セグメントはビット線の０
．４，８．・・・・・・６０に、第１セグメントはビッ
ト線の６４．６８，７２．・・・・・・１２３に（以下
同様）におく。従ってメモリセルのビット線数は２５６
Ｘ４＝１０２４になる。空いている各３ビツトにも同様
にデータをおくと１ワード線上には第４図の２次元デー
タ（１６ｘ１６ビツト）が４枚分格納されることになる
。２ピツ）Ｃｏ、Ｃ＋はこの４枚のうちの任意１枚を選
択するビットであり、３２はその選択出力を生じるデコ
ーダである。センスアンプはビット線と同数、従って１
０２４個設けるが、こ−では２５６個×４としており、
各群には添字Ａ、Ｂ、Ｃ，Ｄを付している。
の系統が必要であり、そして１系統は１ビツト線間隔程
度を必要とするので、このま−ではビット線間隔が大に
なる。この点は次のようにして改善できる。即ち、１ワ
ード線に第４図のデータ（１６Ｘ１６＝２５６ビツト）
を格納することは変らないが、各ビットは離散的に本例
では３ビツト（３メモリセル）おきに格納する。例えば
最初のＸ方向１６ビツト（第０セグメント）は第５図、
第７図等ではピント線の０．１，２．・旧・・１５に、
次のＸ方向１６ビツト（第１セグメント）はビット線の
１６．１７，１８．・・・・・・３１に（以下同様）お
くとしたが、本発明では第０セグメントはビット線の０
．４，８．・・・・・・６０に、第１セグメントはビッ
ト線の６４．６８，７２．・・・・・・１２３に（以下
同様）におく。従ってメモリセルのビット線数は２５６
Ｘ４＝１０２４になる。空いている各３ビツトにも同様
にデータをおくと１ワード線上には第４図の２次元デー
タ（１６ｘ１６ビツト）が４枚分格納されることになる
。２ピツ）Ｃｏ、Ｃ＋はこの４枚のうちの任意１枚を選
択するビットであり、３２はその選択出力を生じるデコ
ーダである。センスアンプはビット線と同数、従って１
０２４個設けるが、こ−では２５６個×４としており、
各群には添字Ａ、Ｂ、Ｃ，Ｄを付している。
今２ビットｃｏ、Ｃ＋を例えば００にしてＡ群を選択し
たとするとゲート７２Ａ、７３Ａ、・・・・・・が開い
てセンスアンプは５Ａ７２Ａ、５Ａ７３Ａ、・・・・・
・が出力線Ｌ７２．Ｌ７３．・・・・・・に接続される
。
たとするとゲート７２Ａ、７３Ａ、・・・・・・が開い
てセンスアンプは５Ａ７２Ａ、５Ａ７３Ａ、・・・・・
・が出力線Ｌ７２．Ｌ７３．・・・・・・に接続される
。
ワード線上のデータは上記の如くとすると、５ＡＴ２Ａ
の出力はＸ方向では第４群第８番ビットのものであり、
デコーダ４０に与えられるセグメント選択ビン）Ｂｏ＝
Ｂ３が４を示すなら該デコーダは出カフをＬにし、そし
て次元選択信号ｉがＬならノアゲート７２ＸはＨレベル
出力を生じてトランスファゲート７２ｘを開く。従って
５Ａ７２Ａ（７）出力がデータバス８．１へ与えられる
。センスアンプＳＡ？３Ａの出力はＸ方向では第４群９
番ビットのものであり、これは出力線Ｌ７３および、マ
＝Ｌ、テコーダ４０の出力４＝ＬによりＨレベルを出力
するノアゲート７３Ｘの該出力により開（トランスファ
ゲート７３ｘを通ってデータバス９゜９へ与えられる。
の出力はＸ方向では第４群第８番ビットのものであり、
デコーダ４０に与えられるセグメント選択ビン）Ｂｏ＝
Ｂ３が４を示すなら該デコーダは出カフをＬにし、そし
て次元選択信号ｉがＬならノアゲート７２ＸはＨレベル
出力を生じてトランスファゲート７２ｘを開く。従って
５Ａ７２Ａ（７）出力がデータバス８．１へ与えられる
。センスアンプＳＡ？３Ａの出力はＸ方向では第４群９
番ビットのものであり、これは出力線Ｌ７３および、マ
＝Ｌ、テコーダ４０の出力４＝ＬによりＨレベルを出力
するノアゲート７３Ｘの該出力により開（トランスファ
ゲート７３ｘを通ってデータバス９゜９へ与えられる。
他も同様であり、またデコーダ３２がＢ、Ｃ，Ｄ群を選
択するときも同様である。
択するときも同様である。
このようにする、即ち多次元選択の対象となるデータ群
（前記の１６Ｘ１６ビツト）の各データを次元数に応じ
た間隔でとびとびにワード線上メモリセルに格納し、空
いているメモリセルへは他の多次元選択対象データ群の
各データをやはりとびとびに格納し、同一データ群のデ
ータがビット線群に離散的に現われるようにすると、各
次元の選択回路を収容するスペースができ、ビット線間
隔を大にしないと各次元の選択系を収容できないという
問題がなくなる。また離散的配置で空いたメモリセルへ
は他のデータ群のデータを同様に詰め、それをデコーダ
３２で選択出力させると無駄がなくなり、集積度の向上
を図ることができる。
（前記の１６Ｘ１６ビツト）の各データを次元数に応じ
た間隔でとびとびにワード線上メモリセルに格納し、空
いているメモリセルへは他の多次元選択対象データ群の
各データをやはりとびとびに格納し、同一データ群のデ
ータがビット線群に離散的に現われるようにすると、各
次元の選択回路を収容するスペースができ、ビット線間
隔を大にしないと各次元の選択系を収容できないという
問題がなくなる。また離散的配置で空いたメモリセルへ
は他のデータ群のデータを同様に詰め、それをデコーダ
３２で選択出力させると無駄がなくなり、集積度の向上
を図ることができる。
なおラッチ回路を設けて、１ワード線の選択で読出した
データはこのランチ回路に取込み、その後デコーダ３２
による群選択、デコーダ４０、選択回路等による次元お
よびセグメント選択をするようにしてもよい。
データはこのランチ回路に取込み、その後デコーダ３２
による群選択、デコーダ４０、選択回路等による次元お
よびセグメント選択をするようにしてもよい。
勿論、各ワード線上に格納するデータ群のビット数は適
宜増減でき、選択次元数も増減できる。
宜増減でき、選択次元数も増減できる。
ワード線上へのデータの配列方式も、上記の如くＸ方向
データを順に並べる代りに、Ｙ方向データあるいはＳ面
データを順に並べるなど、適宜変更できる。また第１図
ではＬ選択方式としたのでデコーダ４０の出力及び次元
選択信号ｘ＋ ｙ＋ ”はＬアクティブ、ゲート？
２Ｘ、７２Ｙ、・・・・・・はノアゲートとしたが、こ
れらはＨアクティブ、アンドゲートとしてもよい。
データを順に並べる代りに、Ｙ方向データあるいはＳ面
データを順に並べるなど、適宜変更できる。また第１図
ではＬ選択方式としたのでデコーダ４０の出力及び次元
選択信号ｘ＋ ｙ＋ ”はＬアクティブ、ゲート？
２Ｘ、７２Ｙ、・・・・・・はノアゲートとしたが、こ
れらはＨアクティブ、アンドゲートとしてもよい。
選択ゲート３４には入力が同じものがある。例えば７２
Ｘと７３Ｘ、７２３と７３Ｓは同じ人力であるから１つ
のゲートで済ませ、その出力をそれぞれのトランスファ
ゲートに導けばよい。第２図にこれを示す。ワード線上
にＸ方向１６ビツトを順に並べるとセンスアンプＳＡｏ
”−３ＡＩ ５に対するノアゲートの入力は同じ（デコ
ーダ４０の出力Ｏ）になり、■ゲートで代表させること
ができる。ＯＸが該ゲートで、１セグメントに共通とす
る。なおこ−ではＨアクティブを採るのでゲートはアン
ドゲートである。面選択ゲートも各４個が同じ入力であ
り、そこでアンドゲートＯ８，ＩＳ、２３，３Ｓで代表
する。Ｙ選択ゲートには同じ入力のものがないので、個
々に設ける。ＯＹ。
Ｘと７３Ｘ、７２３と７３Ｓは同じ人力であるから１つ
のゲートで済ませ、その出力をそれぞれのトランスファ
ゲートに導けばよい。第２図にこれを示す。ワード線上
にＸ方向１６ビツトを順に並べるとセンスアンプＳＡｏ
”−３ＡＩ ５に対するノアゲートの入力は同じ（デコ
ーダ４０の出力Ｏ）になり、■ゲートで代表させること
ができる。ＯＸが該ゲートで、１セグメントに共通とす
る。なおこ−ではＨアクティブを採るのでゲートはアン
ドゲートである。面選択ゲートも各４個が同じ入力であ
り、そこでアンドゲートＯ８，ＩＳ、２３，３Ｓで代表
する。Ｙ選択ゲートには同じ入力のものがないので、個
々に設ける。ＯＹ。
ＩＹ、・・・・・・ＦＹがその選択ゲートである。
この第２図ではＡ群、Ｂ群、・・・・・・は省略し、単
にＳＡＯ，ＳＡＩ、・・・・・・としである。ＬＯ，Ｌ
ｌ。
にＳＡＯ，ＳＡＩ、・・・・・・としである。ＬＯ，Ｌ
ｌ。
・・・・・・はＬ７２．Ｌ７３等に相当する出力線で、
この先に７２ｘ、７２ｙ、・・・・・・相当のトランス
ファゲートがつき、各々はゲートｏｘ、ｏｙ、ｏｓ。
この先に７２ｘ、７２ｙ、・・・・・・相当のトランス
ファゲートがつき、各々はゲートｏｘ、ｏｙ、ｏｓ。
・・・・・・の出力で開閉される。第２図では第Ｏセグ
メント分のみ示すが、他のセグメントについても同様で
ある。ワード線上にＹ方向ビットを順に並べる場合はＸ
、Ｙが入れ換り、Ｙ選択ゲートが当該セグメントに共通
に使用される。
メント分のみ示すが、他のセグメントについても同様で
ある。ワード線上にＹ方向ビットを順に並べる場合はＸ
、Ｙが入れ換り、Ｙ選択ゲートが当該セグメントに共通
に使用される。
以上説明したように本発明によれば多次元アクセスが可
能になり、しかもデコーダのスペースをとることができ
ない、選択線数が多過ぎる等のことがなく、画像処理用
などに好適なメモリを提供することができる。
能になり、しかもデコーダのスペースをとることができ
ない、選択線数が多過ぎる等のことがなく、画像処理用
などに好適なメモリを提供することができる。
第１図は本発明の実施例を示す回路図、第２図は第１図
の一部の変形例を示す回路図、第３図および第４図は多
次元データの説明図、第５図は多次元アクセスの例を示
す要部回路図、第６図は第５図のデコーダ部の回路図、
第７図は多次元アクセスの他の例を示す回路図、第８図
は第７図の全体構成を示すブロック図である。 第１図で２０はデータバス、１６は選択回路、３８は選
択線、３４は選択ゲート、７２Ｘ、７２Ｙ、・・・・・
・はその各ゲート、３６はトランスファゲート、７２ｘ
、７２ｙ、・・・・・・はその各ゲート、１２はセンス
アンプ群である。
の一部の変形例を示す回路図、第３図および第４図は多
次元データの説明図、第５図は多次元アクセスの例を示
す要部回路図、第６図は第５図のデコーダ部の回路図、
第７図は多次元アクセスの他の例を示す回路図、第８図
は第７図の全体構成を示すブロック図である。 第１図で２０はデータバス、１６は選択回路、３８は選
択線、３４は選択ゲート、７２Ｘ、７２Ｙ、・・・・・
・はその各ゲート、３６はトランスファゲート、７２ｘ
、７２ｙ、・・・・・・はその各ゲート、１２はセンス
アンプ群である。
Claims (4)
- （１）複数ビット並列出力が可能なデータバス（２０）
と、 該複数ビットを１セグメントとして複数セグメントから
なる多数ビットのデータ群を１ワード線上のメモリセル
に書込まれるセルアレイ（１０）と、セグメントアドレ
ス（Ｂ＿０〜Ｂ＿３）を受けてそのデコード出力を生じ
るデコーダ（４０）と、該デコーダの出力を受ける選択
線（３８）、次元選択信号（ｘ、ｙ、ｓ）線、セルアレ
イのビット線をデータバスの該当線へ接続するトランス
ファゲート（３６）、および該デコーダ出力と次元選択
信号を受けて該トランスファゲートをオンオフする出力
を生じる選択ゲート（３４）を有する選択回路（１６）
、とを備えることを特徴とする多次元アクセスメモリ。 - （２）トランスファゲートをオンオフするゲート回路（
３４）は、入力が同じものは１つに纏められ、その共通
ゲート（ＯＸ、ＯＳ、・・・・・・）の出力が該当トラ
ンスファゲートの各々へ導かれるようにされてなること
を特徴とする特許請求の範囲第１項記載の多次元アクセ
スメモリ。 - （３）複数ビット並列出力が可能なデータバス（２０）
と、 該複数ビットを１セグメントとしてその複数セグメント
からなる多数ビットデータ群を１ワード線上のメモリセ
ルに、選択次元数に応じて離散的に書込まれ、空いたメ
モリセルへは他の多数ビットデータ群を同様に離散的に
書込まれるセルアレイ（１０）と、 該セルアレイの各ビット線に接続される各センスアンプ
（ＳＡ７２Ａ、ＳＡ７２Ｂ、・・・・・・）を該データ
群内の各ビット毎の出力線（Ｌ７２、Ｌ７３、・・・・
・・）に、群選択ビット（Ｃ＿０、Ｃ＿１）に従って接
続するデコーダ回路（３２、７２Ａ、・・・・・・）と
、セグメントアドレス（Ｂ＿０〜Ｂ＿３）を受けてその
デコード出力を生じるデコーダ（４０）と、該デコーダ
（４０）の出力を受ける選択線（３８）、次元選択信号
線（ｘ、ｙ、ｓ）、前記出力線をデータバスの該当線へ
接続するトランスファゲート（３６）、および該デコー
ダ出力と次元選択信号を受けて該トランスファゲートを
オンオフする出力を生じるゲート回路（３４）を有する
選択回路（１６）と、を備えることを特徴とする多次元
アクセスメモリ。 - （４）トランスファゲートをオンオフするゲート回路（
３４）は、入力が同じものは１つに纏められ、その共通
ゲート（ＯＸ、ＯＳ、・・・・・・）の出力が共通に該
当トランスファゲートの各々へ導かれるようにされてな
ることを特徴とする特許請求の範囲第３項記載の多次元
アクセスメモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289677A JPS63142592A (ja) | 1986-12-04 | 1986-12-04 | 多次元アクセスメモリ |
| EP87307369A EP0257987B1 (en) | 1986-08-22 | 1987-08-20 | Semiconductor memory device |
| DE8787307369T DE3774369D1 (de) | 1986-08-22 | 1987-08-20 | Halbleiter-speicheranordnung. |
| KR8709202A KR910004731B1 (en) | 1986-08-22 | 1987-08-22 | Semiconductor memory device capable of multi direction data access |
| US08/214,161 US5379264A (en) | 1986-08-22 | 1994-03-17 | Semiconductor memory device capable of multidirection data access |
| US08/309,647 US5463582A (en) | 1986-08-22 | 1994-09-21 | Semiconductor memory device capable of multidirection data access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289677A JPS63142592A (ja) | 1986-12-04 | 1986-12-04 | 多次元アクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142592A true JPS63142592A (ja) | 1988-06-14 |
| JPH0444356B2 JPH0444356B2 (ja) | 1992-07-21 |
Family
ID=17746313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289677A Granted JPS63142592A (ja) | 1986-08-22 | 1986-12-04 | 多次元アクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147493A (ja) * | 1990-10-09 | 1992-05-20 | Mitsubishi Electric Corp | 半導体メモリ |
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180592A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS61217989A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体記憶装置 |
| JPS61243545A (ja) * | 1985-04-22 | 1986-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 多方向読み出し１方向書き込みメモリ装置 |
-
1986
- 1986-12-04 JP JP61289677A patent/JPS63142592A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180592A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS61217989A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体記憶装置 |
| JPS61243545A (ja) * | 1985-04-22 | 1986-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 多方向読み出し１方向書き込みメモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147493A (ja) * | 1990-10-09 | 1992-05-20 | Mitsubishi Electric Corp | 半導体メモリ |
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
| US6671219B1 (en) | 1999-05-28 | 2003-12-30 | Hitachi, Ltd. | Storage, storage method, and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444356B2 (ja) | 1992-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |