JPS63136659A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63136659A JPS63136659A JP61283726A JP28372686A JPS63136659A JP S63136659 A JPS63136659 A JP S63136659A JP 61283726 A JP61283726 A JP 61283726A JP 28372686 A JP28372686 A JP 28372686A JP S63136659 A JPS63136659 A JP S63136659A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ラテラルＰＮＰ型バイポーラトランジスタと
相補型ＭＯ８）ランジスタよりなるモノリシック半導体
集積回路の製造方法Ｃ二関する。
相補型ＭＯ８）ランジスタよりなるモノリシック半導体
集積回路の製造方法Ｃ二関する。
従来、ラテラルＰＮＰ型バイポーラトランジスタと相補
型ＭＯＳトランジスタよりなるモノリシック集積回路は
第２図（：示すような構造をとっている。すなわち、例
えばＰ型の半導体基板１上のバイポーラトランジスタを
作るべき個所！二基板と反対導電型のＮ型埋込拡散層２
を設けた後、基板１上に反対導電型のＮ型エビタキシャ
ノシ層３を成長させ、さら（二Ｐ型不純物を選択拡散し
てアイソレーション拡散層４を形成し、Ｎ型埋込拡散層
２を持たないエピタキシャル層３の一部に反対導電型の
Ｐウェル５を形成し、埋込拡散層２の上部のエピタキシ
ャル層３内（：エミッタ６、コレクタ７、ペース８より
成るラテラルＰＮＰ型バイポーラトランジスタを形成し
、このバイポーラトランジスタとアイソレーション拡散
層４で分離された工ビタキンヤル層３中Ｃ，Ｐチャネル
ソース９、Ｐ′−゛より成りエピタキシャル層の表面を
チャネル形成部分とするＭＯＳ）ランジスタを形成し、
さらにＰフェル５中にチャネル形成部分を有しＮチャネ
ルソース１２、Ｎチャネルドレイン１３、Ｐチャネルス
トッパ】４より成るＭＯＳ ）ランジスタを形成して相
補型ＭＯ８）ランジスタとするものである。
型ＭＯＳトランジスタよりなるモノリシック集積回路は
第２図（：示すような構造をとっている。すなわち、例
えばＰ型の半導体基板１上のバイポーラトランジスタを
作るべき個所！二基板と反対導電型のＮ型埋込拡散層２
を設けた後、基板１上に反対導電型のＮ型エビタキシャ
ノシ層３を成長させ、さら（二Ｐ型不純物を選択拡散し
てアイソレーション拡散層４を形成し、Ｎ型埋込拡散層
２を持たないエピタキシャル層３の一部に反対導電型の
Ｐウェル５を形成し、埋込拡散層２の上部のエピタキシ
ャル層３内（：エミッタ６、コレクタ７、ペース８より
成るラテラルＰＮＰ型バイポーラトランジスタを形成し
、このバイポーラトランジスタとアイソレーション拡散
層４で分離された工ビタキンヤル層３中Ｃ，Ｐチャネル
ソース９、Ｐ′−゛より成りエピタキシャル層の表面を
チャネル形成部分とするＭＯＳ）ランジスタを形成し、
さらにＰフェル５中にチャネル形成部分を有しＮチャネ
ルソース１２、Ｎチャネルドレイン１３、Ｐチャネルス
トッパ】４より成るＭＯＳ ）ランジスタを形成して相
補型ＭＯ８）ランジスタとするものである。
バイポーラトランジスタはＭＯＳ）う／ジスタに比較し
て大電流を流せる特徴があり、一方ＭＯＳトランジスタ
はバイポーラトランジスタに比較して低消費電力で入力
インピーダンスが高いという特徴がある。この両者を同
一基板に形成し、各々の特徴を生かす方法として、論理
回路をＭＯＳ型で構成し、出力回路をバイポーラ型で構
成することが知られている。
て大電流を流せる特徴があり、一方ＭＯＳトランジスタ
はバイポーラトランジスタに比較して低消費電力で入力
インピーダンスが高いという特徴がある。この両者を同
一基板に形成し、各々の特徴を生かす方法として、論理
回路をＭＯＳ型で構成し、出力回路をバイポーラ型で構
成することが知られている。
相補型ＭＯ８）ランジスタとラテラルＰＮＰ型バイポー
ラトランジスタとを同一チップに形成する場合、ＭＯＳ
）ランジスタのソース、ドレイン拡散と同時にラテラル
ＰＮＰ型バイポーラトランジスタのエミッタ、コレクタ
拡散を形成する方法が一般（二側用されているが、ソー
ス、ドレインの接合深さが浅いため、ラテラルＰＮＰ型
バイポーラトランジスタの電流増幅率ｈＦＢ が低いと
いう欠点がある。
ラトランジスタとを同一チップに形成する場合、ＭＯＳ
）ランジスタのソース、ドレイン拡散と同時にラテラル
ＰＮＰ型バイポーラトランジスタのエミッタ、コレクタ
拡散を形成する方法が一般（二側用されているが、ソー
ス、ドレインの接合深さが浅いため、ラテラルＰＮＰ型
バイポーラトランジスタの電流増幅率ｈＦＢ が低いと
いう欠点がある。
本発明はこの点Ｃ二重み、製造工程な従来より複雑化す
ることなく、相補型ＭＯ８）ランジスタと同一チップ内
に形成した。ラテラルＰＮＰ型バイポーラトランジスタ
の電流増幅率ｈＦＢを高くする方法を得ることを目的と
する。
ることなく、相補型ＭＯ８）ランジスタと同一チップ内
に形成した。ラテラルＰＮＰ型バイポーラトランジスタ
の電流増幅率ｈＦＢを高くする方法を得ることを目的と
する。
本発明は、ラテラルＰＮＰ型バイポーラトランジスタの
エミッタ、コレクタ領域な相補型ＭＯＳトランジスタの
チャネルストッパーＰ型拡散の際同一の方法で同時（：
拡散形成し、この形成されたエミッタ、コレクタ領域に
さらに相補型ＭＯ８）ランジスタのＰチャネルソース、
ドレイン拡散の際同一の方法で同時（二拡散を行うこと
により目的を達成するものである。
エミッタ、コレクタ領域な相補型ＭＯＳトランジスタの
チャネルストッパーＰ型拡散の際同一の方法で同時（：
拡散形成し、この形成されたエミッタ、コレクタ領域に
さらに相補型ＭＯ８）ランジスタのＰチャネルソース、
ドレイン拡散の際同一の方法で同時（二拡散を行うこと
により目的を達成するものである。
本発明においては、先ず相補型ＭＯ８）ランジスタのチ
ャネルストッパーを形成するため行われるＰ型拡散の工
程をそのまま利用して、ラテラルＰＮＰ型バイポーラト
ランジスタのエミッタ、コレクタ領域が作られ、次にＭ
ＯＳ）ランジスタのＰチャネルのソース、ドレインを形
成するため行われるＰ型拡散の工程をそのまま利用して
、先（：形成されたラテラルＰＮＰ型バイポーラトラン
ジスタのエミッタ、コレクタ領域にさらに拡散が行われ
、この二重拡散により、拡散深さが深く、かつ表面濃度
の高いエミッタ、コレクタ領域が形成される。
ャネルストッパーを形成するため行われるＰ型拡散の工
程をそのまま利用して、ラテラルＰＮＰ型バイポーラト
ランジスタのエミッタ、コレクタ領域が作られ、次にＭ
ＯＳ）ランジスタのＰチャネルのソース、ドレインを形
成するため行われるＰ型拡散の工程をそのまま利用して
、先（：形成されたラテラルＰＮＰ型バイポーラトラン
ジスタのエミッタ、コレクタ領域にさらに拡散が行われ
、この二重拡散により、拡散深さが深く、かつ表面濃度
の高いエミッタ、コレクタ領域が形成される。
次に本発明の実施例を図面（二ついて説明する。
第１図ａ −ｄは本発明方法の製造工程を示すもので、
第２図と同等部分には同符号を付しである。
第２図と同等部分には同符号を付しである。
先ず第１図ａにおいて、Ｐ型シリコン基板］（比抵抗１
０〜２０Ω・ｃＩｍ）上にＮ 埋込拡散層２（１０〜２
００１０）が選択拡散により形成され、その上に基板１
の全面にわたってＮ−エピタキシャル層３を成長させ、
さらにＰ型不純物を選択拡散してアイソレーション拡散
層４を形成する。
０〜２０Ω・ｃＩｍ）上にＮ 埋込拡散層２（１０〜２
００１０）が選択拡散により形成され、その上に基板１
の全面にわたってＮ−エピタキシャル層３を成長させ、
さらにＰ型不純物を選択拡散してアイソレーション拡散
層４を形成する。
次に第１図ｂｃ示すよう１：、Ｎチャネル型ＭＯＳトラ
ンジスタのためのＰフェル５をエピタキシャル層中（＝
形成する。
ンジスタのためのＰフェル５をエピタキシャル層中（＝
形成する。
第１図ＣＣ示す工程においては、ラテラルＰＮＰ型バイ
ポーラトランジスタのエミッタ６、コレクタ７と、Ｎチ
ャネル型ＭＯＳ）ランジスタのＰチャネルストッパー１
４とを同時拡散Ｃ二より形成し、またＰチャネル型ＭＯ
８）ランジスタのＮチャネルストッパー１】とラテラル
ＰＮＰ型バイポーラトランジスタのベース８とを同時拡
散（二より形成する。ここでラテラ／ＬＩＰＮＰ型バイ
ポーラトランジスタのエミッタ６、コレクタ７のＰ型層
の表面不純物濃度は】ＯＩ６〜ＩＱＣ１１、拡散深さは
２〜３μ鴇とし、ベース８のＮ型層の表面不純物濃度は
１０１１〜１０１９ ｃｍ−” 、拡散深さは２〜３
μ肩とする。
ポーラトランジスタのエミッタ６、コレクタ７と、Ｎチ
ャネル型ＭＯＳ）ランジスタのＰチャネルストッパー１
４とを同時拡散Ｃ二より形成し、またＰチャネル型ＭＯ
８）ランジスタのＮチャネルストッパー１】とラテラル
ＰＮＰ型バイポーラトランジスタのベース８とを同時拡
散（二より形成する。ここでラテラ／ＬＩＰＮＰ型バイ
ポーラトランジスタのエミッタ６、コレクタ７のＰ型層
の表面不純物濃度は】ＯＩ６〜ＩＱＣ１１、拡散深さは
２〜３μ鴇とし、ベース８のＮ型層の表面不純物濃度は
１０１１〜１０１９ ｃｍ−” 、拡散深さは２〜３
μ肩とする。
次Ｃ二第１図ｄに示す工程（二おいては、Ｐチャネルｇ
ＭＯＳトランジスタのソース９、ドレイン１゜の拡散を
行うと同時蓋二、ラテラルＰＮＰ型バイポーラトランジ
スタのエミッタ６、コレクタ７内（二同様の拡散を行い
、Ｐチャネル型ＭＯ８）ランジスタのソース９、ドレイ
ン１０と同じ濃度、同じ拡散深さの高１度領域１５．１
６を有するラテラルＰＮＰ型トランジスタを形成する。
ＭＯＳトランジスタのソース９、ドレイン１゜の拡散を
行うと同時蓋二、ラテラルＰＮＰ型バイポーラトランジ
スタのエミッタ６、コレクタ７内（二同様の拡散を行い
、Ｐチャネル型ＭＯ８）ランジスタのソース９、ドレイ
ン１０と同じ濃度、同じ拡散深さの高１度領域１５．１
６を有するラテラルＰＮＰ型トランジスタを形成する。
このＰ型層の表面不純物濃度は１０′８〜１０ ＋Ｉ）
ｃ、 −”、拡散深さは２〜３μ鴫である。次いでＮ
チャネル型ＭＯ８トランジスタのソース】２、ドレイン
１３の拡散を行う。このＮ型層の表面不純物濃度は】０
！０〜１０” ｃｍ−’ 、拡散深さは２〜３μ陽で
ある。
ｃ、 −”、拡散深さは２〜３μ鴫である。次いでＮ
チャネル型ＭＯ８トランジスタのソース】２、ドレイン
１３の拡散を行う。このＮ型層の表面不純物濃度は】０
！０〜１０” ｃｍ−’ 、拡散深さは２〜３μ陽で
ある。
このよう（−バイポーラトランジスタのエミッタ、コレ
クタ内（ニニ重拡散することＩ：よって電流増幅率ｈ
ＦＢが改善される理由は次のとおりである。
クタ内（ニニ重拡散することＩ：よって電流増幅率ｈ
ＦＢが改善される理由は次のとおりである。
すなわち、ＭＯＳ）ランジスタのチャネルストッパー拡
散のみでエミッタ、コレクタを形成すると、その後のＬ
ＯＣＯ８形成の長時間酸化のためボロンの吸出しが起こ
り、表面濃度が低下するため電流増幅率ｈＦＥが下がる
が、Ｐチャネルソース、ドレイン拡散はＬＯＣＯ８形成
の後に行うため、ボロンの吸出しが少なく、表面濃度が
高く、エミッタ注入効率が向上するため電流増幅率特性
が向上する。
散のみでエミッタ、コレクタを形成すると、その後のＬ
ＯＣＯ８形成の長時間酸化のためボロンの吸出しが起こ
り、表面濃度が低下するため電流増幅率ｈＦＥが下がる
が、Ｐチャネルソース、ドレイン拡散はＬＯＣＯ８形成
の後に行うため、ボロンの吸出しが少なく、表面濃度が
高く、エミッタ注入効率が向上するため電流増幅率特性
が向上する。
またバイポーラトランジスタのエミッタ、コレクタをＰ
テヤネノνソース、ドレイン拡散のみで形成した場合（
：は、拡散深さが浅くなるため、有効エミッタ面積が小
さく、電流容量が少なくなる。
テヤネノνソース、ドレイン拡散のみで形成した場合（
：は、拡散深さが浅くなるため、有効エミッタ面積が小
さく、電流容量が少なくなる。
したがって、拡散の深いＰチャネルストッパー拡散と、
高濃度のＰチャネルソース、ドレイン拡散とを利用して
二重に拡散したエミッタ、コレクタの構成では、電流容
量が大きく電流増幅率も大きいラテラルＰＮＰ型バイポ
ーラトランジスタが得られる。
高濃度のＰチャネルソース、ドレイン拡散とを利用して
二重に拡散したエミッタ、コレクタの構成では、電流容
量が大きく電流増幅率も大きいラテラルＰＮＰ型バイポ
ーラトランジスタが得られる。
本発明によれば、ラテラルＰＮＰ型バイポーラトランジ
スタのエミッタ、コレクタをＮチャネルＭＯ８トラ／ジ
スタのチャネルストッパー拡散とＰチャネルソース、ド
レイン拡散とにより形成することにより、従来より少な
い工程で、高電流増幅率のラテラルＰＮＰ型バイポーラ
トランジスタを有するＢＩＣＭＯ８型集積回路全集積回
路ができる。
スタのエミッタ、コレクタをＮチャネルＭＯ８トラ／ジ
スタのチャネルストッパー拡散とＰチャネルソース、ド
レイン拡散とにより形成することにより、従来より少な
い工程で、高電流増幅率のラテラルＰＮＰ型バイポーラ
トランジスタを有するＢＩＣＭＯ８型集積回路全集積回
路ができる。
第１図ａ Ｍ−ｄは本発明の製造工程の説明図、第２図
は従来のバイポーラトランジスタと相補型ＭＯ８）ラン
ジスダとからなるモノリシック半導体集積回路の断面図
である。 １・・・Ｐ型シリコン基板、 ２・・・Ｎ埋込拡散層
、 ３・・・Ｎ エピタキシャル層、 ４・φ・ア
イソレーション拡散層、 ５・・・ｐフェル、 ６・
・・エミッタ、 ７…コレクタ、 ８争φ・ベース
、９・・・Ｐｆチャネルソース １０・・・Ｐチャネ
ルドレイン、 １１・−Ｎチャネルストッパー、１２
・・・Ｎチャネルソース、 １３・−Ｎチャネルドレ
イン、 １４・−Ｐチャネルストッパー、１５・・・
エミッタ高濃度領域、 】６・・・コレクタ高濃度領
域。 第１図 ＣＱ、） （ｂ） ン理込拡散層 ！シリコン基板 第１図 （ｄ）
は従来のバイポーラトランジスタと相補型ＭＯ８）ラン
ジスダとからなるモノリシック半導体集積回路の断面図
である。 １・・・Ｐ型シリコン基板、 ２・・・Ｎ埋込拡散層
、 ３・・・Ｎ エピタキシャル層、 ４・φ・ア
イソレーション拡散層、 ５・・・ｐフェル、 ６・
・・エミッタ、 ７…コレクタ、 ８争φ・ベース
、９・・・Ｐｆチャネルソース １０・・・Ｐチャネ
ルドレイン、 １１・−Ｎチャネルストッパー、１２
・・・Ｎチャネルソース、 １３・−Ｎチャネルドレ
イン、 １４・−Ｐチャネルストッパー、１５・・・
エミッタ高濃度領域、 】６・・・コレクタ高濃度領
域。 第１図 ＣＱ、） （ｂ） ン理込拡散層 ！シリコン基板 第１図 （ｄ）
Claims (1)
- １）一導電型の半導体基板上に該半導体基板と反対導電
型のエピタキシャル成長層を形成し、該エピタキシャル
成長層上にバイポーラトランジスタと相補型ＭＯＳトラ
ンジスタとを形成したモノリシック半導体集積回路にお
いて、ラテラルＰＮＰ型バイポーラトランジスタのエミ
ッタ、コレクタ領域を相補型ＭＯＳトランジスタのチャ
ネルストッパＰ型拡散の際同一の工程で同時に拡散形成
し、この形成されたエミッタ、コレクタ領域にさらに相
補型ＭＯＳトランジスタのＰチャネルソース、ドレイン
拡散の際同一の工程で同時に拡散を行うことを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283726A JPS63136659A (ja) | 1986-11-28 | 1986-11-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283726A JPS63136659A (ja) | 1986-11-28 | 1986-11-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136659A true JPS63136659A (ja) | 1988-06-08 |
Family
ID=17669295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283726A Pending JPS63136659A (ja) | 1986-11-28 | 1986-11-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
| USRE35442E (en) * | 1990-07-06 | 1997-02-04 | Sgs-Thomson Microelectronics, S.R.L. | Mixed technology integrated circuit comprising CMOS structures and efficient lateral bipolar transistors with a high early voltage and fabrication thereof |
| JP2010109379A (ja) * | 2009-12-25 | 2010-05-13 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイスの製造方法 |
-
1986
- 1986-11-28 JP JP61283726A patent/JPS63136659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
| USRE35442E (en) * | 1990-07-06 | 1997-02-04 | Sgs-Thomson Microelectronics, S.R.L. | Mixed technology integrated circuit comprising CMOS structures and efficient lateral bipolar transistors with a high early voltage and fabrication thereof |
| JP2010109379A (ja) * | 2009-12-25 | 2010-05-13 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイスの製造方法 |
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