JPS6313446A - デ−タ誤り訂正回路 - Google Patents
デ−タ誤り訂正回路Info
- Publication number
- JPS6313446A JPS6313446A JP15648686A JP15648686A JPS6313446A JP S6313446 A JPS6313446 A JP S6313446A JP 15648686 A JP15648686 A JP 15648686A JP 15648686 A JP15648686 A JP 15648686A JP S6313446 A JPS6313446 A JP S6313446A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- frame
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ誤り訂正回路において、受信された高速直列デー
タを並列データに変換して各フレームの同じ位置のビッ
トが“オール1”でも“オール亭 0゛でもないことをオール1・オール0検出部が検出し
た時、誤り訂正部より保持された直前の状態を出力して
低速データのフレーム単位での繰り返しの切れ目の情報
がなくても上記の並列データの誤り訂正を可能にしたも
のである。
タを並列データに変換して各フレームの同じ位置のビッ
トが“オール1”でも“オール亭 0゛でもないことをオール1・オール0検出部が検出し
た時、誤り訂正部より保持された直前の状態を出力して
低速データのフレーム単位での繰り返しの切れ目の情報
がなくても上記の並列データの誤り訂正を可能にしたも
のである。
本発明は、mビットで1フレームを構成する低速データ
をそれぞれn回繰り返して高速伝送路で伝送するデータ
伝送方式に使用されるデータ誤り訂正回路に関するもの
である。
をそれぞれn回繰り返して高速伝送路で伝送するデータ
伝送方式に使用されるデータ誤り訂正回路に関するもの
である。
−IIQに、低速データを高速伝送路で伝送する方法と
して種々の方式があるが、その1つにmビットでフレー
ム構成の低速データをそれぞれn回繰り返して高速伝送
路で伝送する伝送方式がある。
して種々の方式があるが、その1つにmビットでフレー
ム構成の低速データをそれぞれn回繰り返して高速伝送
路で伝送する伝送方式がある。
第4図は低速データを高速伝送路で伝送する際のフレー
ムフォーマット例を示す。図において、低速データは“
低速フレームクロック”の立上り(上向きの矢印で示す
)から次の立上りまでの間は同一フレームであるが、こ
の部分を“高速フレームクロック”と“低速フレームク
ロック”との速度比の回数だけ繰り返して伝送する。
ムフォーマット例を示す。図において、低速データは“
低速フレームクロック”の立上り(上向きの矢印で示す
)から次の立上りまでの間は同一フレームであるが、こ
の部分を“高速フレームクロック”と“低速フレームク
ロック”との速度比の回数だけ繰り返して伝送する。
例えば、8ビツト1フレームで速度比を5とすると第1
低速フレームを高速第1フレームから第5フレームまで
5回繰り返して伝送する。即ち、第4図に示す■、■、
■・・に示す様に、一つの低速フレームを第1高速フレ
ーム〜第5高速フレーム内に挿入する。
低速フレームを高速第1フレームから第5フレームまで
5回繰り返して伝送する。即ち、第4図に示す■、■、
■・・に示す様に、一つの低速フレームを第1高速フレ
ーム〜第5高速フレーム内に挿入する。
他の低速フレームもこれと同じく5つの高速フレーム−
第5高速フレーム内に挿入する。
第5高速フレーム内に挿入する。
この様な伝送方式を用いて低速データを伝送する際に、
伝送容量を低下させることなく高速ユニバーサルデータ
の状態で低速データの誤り訂正ができることが要望され
ている。
伝送容量を低下させることなく高速ユニバーサルデータ
の状態で低速データの誤り訂正ができることが要望され
ている。
第4図に示したフレームフォーマットを用いて上記の伝
送方式で低速データを伝送する際、受信側では高速フレ
ームクロックと高速データとを受信するが、低速データ
クロック又は低速フレームクロックが送られてこないの
で同一低速フレームの繰り返し数及び繰り返しの区切り
のタイミングが判らず、ビットの状態が変化した時にこ
れが低速フレームの変化点(第4図の低速フレームクロ
ックの例えば立上り点)の為なのか、伝送路で生じた誤
りの為なのか判別できない。
送方式で低速データを伝送する際、受信側では高速フレ
ームクロックと高速データとを受信するが、低速データ
クロック又は低速フレームクロックが送られてこないの
で同一低速フレームの繰り返し数及び繰り返しの区切り
のタイミングが判らず、ビットの状態が変化した時にこ
れが低速フレームの変化点(第4図の低速フレームクロ
ックの例えば立上り点)の為なのか、伝送路で生じた誤
りの為なのか判別できない。
そこで、上記の伝送方式では高速伝送路で発生した誤り
は訂正せずにそのまま出力していた。
は訂正せずにそのまま出力していた。
しかし、高速伝送路で誤りが発生した時にはその段階で
訂正して誤りのないデータを低速データ側に送出する為
には、上記の様に同一低速フレームの繰り返し数、即ち
、低速フレーム又はデータクロックの情報が必要となる
が、データ伝送に無関係な情報を送らなければならない
のでその分だけ伝送容量が低下する。
訂正して誤りのないデータを低速データ側に送出する為
には、上記の様に同一低速フレームの繰り返し数、即ち
、低速フレーム又はデータクロックの情報が必要となる
が、データ伝送に無関係な情報を送らなければならない
のでその分だけ伝送容量が低下する。
そこで、低速フレーム又はデータクロックの情報が無く
ても高速伝送路でのデータ(以下高速直列データと云う
)の状態で低速データの誤りの訂正ができる様にしなけ
ればならないと云う問題点がある。
ても高速伝送路でのデータ(以下高速直列データと云う
)の状態で低速データの誤りの訂正ができる様にしなけ
ればならないと云う問題点がある。
上記の問題点は第1図に示す様に、受信された高速直列
データを並列データに変換する直列/並列変換部1と、
該直列/並列変換部の出力のうち。
データを並列データに変換する直列/並列変換部1と、
該直列/並列変換部の出力のうち。
高速フレームの同じ位置にあるビットが“オール1”又
は“オールO゛かを逐次検出するオール1・オール0検
出部2と、該オール1・オール0検出部よりオール1又
はオールOの状態に対応する検出出力が出力された時は
該検出出力に対応する出力を、オール1でもオールOで
もない状態に対応する検出出力が出力された時は保持さ
れた直前の状態を出力する誤り訂正部3と、誤り訂正部
の出力を直列に変換する並列/直列変換部4とから構成
された本発明のデータ誤り訂正回路により解決される。
は“オールO゛かを逐次検出するオール1・オール0検
出部2と、該オール1・オール0検出部よりオール1又
はオールOの状態に対応する検出出力が出力された時は
該検出出力に対応する出力を、オール1でもオールOで
もない状態に対応する検出出力が出力された時は保持さ
れた直前の状態を出力する誤り訂正部3と、誤り訂正部
の出力を直列に変換する並列/直列変換部4とから構成
された本発明のデータ誤り訂正回路により解決される。
本発明はmビットで1フレーム構成の低速データを前記
の伝送方式で伝送する場合に同−低速度を複数回の高速
フレームにわたって伝送するので、このデータの冗長性
を利用して連続的に高速フレーム中の同じ位置のビット
同士を比較し、その結果をフリップフロップ特性を持つ
誤り訂正部3に加えて誤りの訂正をする様にした。
の伝送方式で伝送する場合に同−低速度を複数回の高速
フレームにわたって伝送するので、このデータの冗長性
を利用して連続的に高速フレーム中の同じ位置のビット
同士を比較し、その結果をフリップフロップ特性を持つ
誤り訂正部3に加えて誤りの訂正をする様にした。
即ち、高速直列データを直列/並列変換部1で並列デー
タに変換し、各フレームの同じ位置にあるビットが“オ
ール1″でも“オールO°でもない状態をオール1・オ
ールO検出部2が検出した時、誤り訂正部3より保持さ
れた直前の出力状態を送出して誤りの訂正をする様にし
た。
タに変換し、各フレームの同じ位置にあるビットが“オ
ール1″でも“オールO°でもない状態をオール1・オ
ールO検出部2が検出した時、誤り訂正部3より保持さ
れた直前の出力状態を送出して誤りの訂正をする様にし
た。
これにより、低速フレーム又はデータクロツタの情報が
なくても高速直列データの状態で低速データの誤りを訂
正することができる。
なくても高速直列データの状態で低速データの誤りを訂
正することができる。
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図を示す。尚、シフトレジスタ11.12.
13は直列/並列変換部1、アンド回路3、シフトレジ
スタ41は並列/直列変換部4の構成部分である。
の動作説明図を示す。尚、シフトレジスタ11.12.
13は直列/並列変換部1、アンド回路3、シフトレジ
スタ41は並列/直列変換部4の構成部分である。
以下、第4図での条件と同じ(8ビツト1フレームで速
度比5とし、第3図−■に示す様に低速データの5番目
(D、相当)の低速データの第1ビツトは0.第2ピン
トは1.第3ビツトは1であるが、高速伝送路で伝送中
に第3ビツトの一部に誤りが発生(図中の*の部分)し
たとして、第3図を参照しながら第2図の動作を説明す
る。
度比5とし、第3図−■に示す様に低速データの5番目
(D、相当)の低速データの第1ビツトは0.第2ピン
トは1.第3ビツトは1であるが、高速伝送路で伝送中
に第3ビツトの一部に誤りが発生(図中の*の部分)し
たとして、第3図を参照しながら第2図の動作を説明す
る。
先ず、第3図−■に示す高速直列データが直列/並列変
換部1に入力されるが、ここには1フレ一ム分のデータ
が貯えられるシフトレジスタ(以下SRと省略する)1
1.12.13が′#1続接続されているので、3フレ
一ム分の高速直列データが貯えられる。
換部1に入力されるが、ここには1フレ一ム分のデータ
が貯えられるシフトレジスタ(以下SRと省略する)1
1.12.13が′#1続接続されているので、3フレ
一ム分の高速直列データが貯えられる。
次に、第3図−■に示す様にSR11,12,13から
低速データ第1フレームのうちのD5−1〜D5−3の
3ビット0.0.0が並列に取出されてアンド回路21
と入力反転付きアンド回路22に加えられ、ここから出
力された0、 1がJK−フリップフロップで構成され
た誤り訂正部3に加えられ、ここがら出力Oが5R41
の対応する部分に貯えられる(第3図−〇〜■参照)。
低速データ第1フレームのうちのD5−1〜D5−3の
3ビット0.0.0が並列に取出されてアンド回路21
と入力反転付きアンド回路22に加えられ、ここから出
力された0、 1がJK−フリップフロップで構成され
た誤り訂正部3に加えられ、ここがら出力Oが5R41
の対応する部分に貯えられる(第3図−〇〜■参照)。
しかし、直列/並列変換部1には高速直列データが連続
して入力しているので、オール1・オールO検出部2で
第3図−■、■に示す様に入力された3ビツトを逐次検
出し、誤り訂正部(以下。
して入力しているので、オール1・オールO検出部2で
第3図−■、■に示す様に入力された3ビツトを逐次検
出し、誤り訂正部(以下。
FFと省略する)3から第3図−■に示す様に入力に対
応する出力を5R41に送出する。
応する出力を5R41に送出する。
ここで、第3図−■の*印の部分で1をOに誤ったデー
タがオール1・オールO検出部2に加えられたとすると
、第3図−■のa ”−eに示す様にこの検出部の出力
は誤ったビットを含まない時は1.0が、誤ったビット
を含む時は帆OがそれぞれFF 3のJ入力とに入力に
加えられる。前者の場合は1が、後者の場合はFFの特
性である保持された1ビツト前の端子Qの出力状態を出
力するので1が出力される。これを繰り返すと、*印の
Oを含んだす、 c、 dの部分のFFの出力は全て訂
正されて1が出力される。
タがオール1・オールO検出部2に加えられたとすると
、第3図−■のa ”−eに示す様にこの検出部の出力
は誤ったビットを含まない時は1.0が、誤ったビット
を含む時は帆OがそれぞれFF 3のJ入力とに入力に
加えられる。前者の場合は1が、後者の場合はFFの特
性である保持された1ビツト前の端子Qの出力状態を出
力するので1が出力される。これを繰り返すと、*印の
Oを含んだす、 c、 dの部分のFFの出力は全て訂
正されて1が出力される。
この様に誤りのないデータはそのまま、誤りのあるデー
タは訂正されてそれぞれ5R41に貯えられた後、ここ
で直列に変換されて外部に出力される。
タは訂正されてそれぞれ5R41に貯えられた後、ここ
で直列に変換されて外部に出力される。
即ち、低速フレーム又はデータクロックが送られなくて
も、JK−FFの特性を利用して高速直列データ段で誤
り訂正を行うことが出来る。
も、JK−FFの特性を利用して高速直列データ段で誤
り訂正を行うことが出来る。
以上は低速データの5番目(0%相当)について説明し
たが、全てのビットについて誤りの訂正を行う必要があ
るので、他のビットについてもオール1・オール0検出
部、誤り訂正部を設ける。
たが、全てのビットについて誤りの訂正を行う必要があ
るので、他のビットについてもオール1・オール0検出
部、誤り訂正部を設ける。
又、オール1・オールO検出部に入力するデータは3人
力で説明したが2人力以上であれば上記と同じ動作をし
て誤りを訂正するが、この時の直列/並列変換部1を構
成するSRの数は上記の入力数と一致させる。
力で説明したが2人力以上であれば上記と同じ動作をし
て誤りを訂正するが、この時の直列/並列変換部1を構
成するSRの数は上記の入力数と一致させる。
以上詳細に説明した様に本発明によれば、低速フレーム
又はデータクロックがなくても高速直列データの状態で
誤りの訂正ができると云う効果がある。
又はデータクロックがなくても高速直列データの状態で
誤りの訂正ができると云う効果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図、 第4図は低速データを高速伝送路で伝送する際のフレー
ムホーマット例を示す。 図において、 lは直列/並列変換部、 2はオール1・オールO検出部、
の動作説明図、 第4図は低速データを高速伝送路で伝送する際のフレー
ムホーマット例を示す。 図において、 lは直列/並列変換部、 2はオール1・オールO検出部、
Claims (1)
- 【特許請求の範囲】 mビット(mは正の整数)で1フレーム構成の低速デー
タをフレーム単位でそれぞれn回(nは正の整数)繰り
返し高速伝送路で伝送するデータ伝送方式において、 受信された高速直列データを並列データに変換する直列
/並列変換部(1)と、 該直列/並列変換部の出力のうち、高速フレームの同じ
位置にあるビットが“オール1”又は“オール0”かを
逐次検出するオール1・オール0検出部(2)と、 該オール1・オール0検出部よりオール1又はオール0
の状態に対応する検出出力が出力された時は該検出出力
に対応する出力を、オール1でもオール0でもない状態
に対応する検出出力が出力された時は保持された直前の
状態を出力する誤り訂正部(3)と、該誤り訂正部の出
力を直列に変換する並列/直列変換部(4)とから構成
されたことを特徴とするデータ誤り訂正回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15648686A JPS6313446A (ja) | 1986-07-03 | 1986-07-03 | デ−タ誤り訂正回路 |
CA000539162A CA1285074C (en) | 1986-06-10 | 1987-06-09 | Data error detection circuit |
DE19873719347 DE3719347A1 (de) | 1986-06-10 | 1987-06-10 | Datenfehlererfassungsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15648686A JPS6313446A (ja) | 1986-07-03 | 1986-07-03 | デ−タ誤り訂正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6313446A true JPS6313446A (ja) | 1988-01-20 |
JPH0439928B2 JPH0439928B2 (ja) | 1992-07-01 |
Family
ID=15628810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15648686A Granted JPS6313446A (ja) | 1986-06-10 | 1986-07-03 | デ−タ誤り訂正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6313446A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284858B1 (en) | 1997-03-14 | 2001-09-04 | Nippon Steel Chemical Co., Ltd. | Silicone compounds and process for producing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6266443U (ja) * | 1985-10-16 | 1987-04-24 |
-
1986
- 1986-07-03 JP JP15648686A patent/JPS6313446A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6266443U (ja) * | 1985-10-16 | 1987-04-24 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284858B1 (en) | 1997-03-14 | 2001-09-04 | Nippon Steel Chemical Co., Ltd. | Silicone compounds and process for producing the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0439928B2 (ja) | 1992-07-01 |
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