JPS63129451A - Memory control circuit - Google Patents

Abstract

PURPOSE:To accelerate access to a memory block, by switching an address before the access from a bus on one side is completed by supplying a CAS signal on one side to a request decision circuit on the other side, and activating a RAS signal based on a request on the other side. CONSTITUTION:The CAS signal on one side is supplied to the request decision circuits 21 and 22 on the other side, and the RAS signal based on the request on the other side is activated before the access from a bus 4 on one side is completed. In other words, the CAS signal generated based on the bus 4 on one side functions as a request accept control signal for the request decision circuits 21 and 22 which accept a request signal from a bus 5 on the other side. As a result, immediately after the CAS signal of the bus 4 on one side is supplied to either memory blocks 1-3, address switching from the bus 4 on one side to the bus 5 on the other side is performed, and the request from the bus on the other side can be accepted earlier. In such way, an access time can be shortened by that time.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２バス構成で、アドレスバス、データバスを
共有する複数のメモリブロック（各メモリはダイナミッ
クＲＡＭ　）への高速アクセスを゛実現したメモリ制御
回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides a memory control system which realizes high-speed access to a plurality of memory blocks (each memory is a dynamic RAM) having a two-bus configuration and sharing an address bus and a data bus. Regarding circuits.

従来の技術 ２バス構成で、アドレスバス、データバスをそれぞれ共
有している複数のメモリブロックを備えたメモリ制御回
路は、一般に第３図に示す如き構成から成っている。2. Description of the Related Art A memory control circuit having a two-bus configuration and having a plurality of memory blocks each sharing an address bus and a data bus has a general configuration as shown in FIG.

即ち、第３図において、１．２．３はメモリブロック（
ここに、各メモリはダイナミックＲＡＭである。）、４
．５は前記複数のメモリプロ７り１．２．３をアクセス
するための一方のバス（以下、Ａバスという。）と他方
のバス（以下、ＢバストイＰ）。）、６はアドレスセレ
クタ、７．８は前記複数のメモリブロック１．２．３に
共有なアドレスバスとデータバス、９．１ｏはトランシ
ーバ、１１は前記複数のメモリブロックのアクセスを制
御するためのＲＡＳ、ＣＡＳ制御部である。That is, in FIG. 3, 1.2.3 is the memory block (
Here, each memory is a dynamic RAM. ), 4
．． Reference numeral 5 denotes one bus (hereinafter referred to as the A bus) and the other bus (hereinafter referred to as the B bus toy P) for accessing the plurality of memory processors 1.2.3. ), 6 is an address selector, 7.8 is an address bus and data bus shared by the plurality of memory blocks 1.2.3, 9.1o is a transceiver, and 11 is for controlling access to the plurality of memory blocks. This is a RAS and CAS control unit.

そのＲＡＳ、ＣＡＳ制御部１１ば、第４図に示す如く、
゛リクエスト判定回路１２．１３とＲＡＳ。As shown in FIG. 4, the RAS and CAS control section 11 is as follows.
゛Request determination circuit 12.13 and RAS.

ＣＡＳ発生回路１４．１５とを有して成シ、前記Ａバス
４又はＢバス５からのあるメモリブロック１又は２−又
は３に対するリクエスト信号ｍ（ＲＥＱＩ）又はｎ　（
ＲＥＱ２　）が到来した場合、リクエスト判定回路１２
又は１３が、そのリクエスト信号ｍ又はｎを受けてＲＡ
Ｓｌ　ＣＡＳ制御信号ｐ又はｑを生成し、これ１ＲＡｓ
１　ＣＡＳ発生回路１４又１５へ出力する。こｎを受け
たＲＡＳ、ＣＡＳ発生回路１４又１５はＲＡＳ信号ｔ　
（ＲＡＳＩ　）又はｖ（ＲＡＳ２　）とＣＡＳ信号ｕ（
ＣＡＳＩ）又はｗ（ＣＡＳ２　）を生成する。その生成
された前記ＲＡＳ　１とＣＡＳＩ又はＲＡＳ　２とＣＡ
Ｓ　２によ゛り前記メモリブロック１又は２又は３をア
クセスしていた。CAS generation circuits 14 and 15 are configured to generate a request signal m (REQI) or n (
REQ2) arrives, the request determination circuit 12
or 13 receives the request signal m or n and sends the RA
Generate Sl CAS control signal p or q, and this 1RAs
1 Output to CAS generation circuit 14 or 15. The RAS and CAS generation circuit 14 or 15 that receives this signal generates the RAS signal t.
(RASI) or v(RAS2) and CAS signal u(
CASI) or w(CAS2). The generated RAS 1 and CASI or RAS 2 and CA
The memory block 1, 2, or 3 was accessed by S2.

第５図はそのタイミノグチヤードである。Figure 5 shows the Taiminoguchi yard.

発明が解決しようとする問題点 しかし、かかる構成によｎば、第５図からも明らかなよ
うに、Ａ１Ｂ両バス４．５から異なるメモリブロックを
アクセスしようとした場合、一方のバス（例えばＡバス
４）からのリクエスト（ＲＥＱＩ）に基づくアクセス　
（ＲＡＳＩ、ＣＡＳＩ）が終了するまで、共有のアドレ
スバスはその為に専用されているので、他方のバス（例
工ばＢバス５）からのリクエスト（ＲＥＱ２　）は受付
けられず、そのリクエスト（ＲＥＱ２　）に基づくアク
セス（ＲＡＳ２、ＣＡＳ２）は不可能であった。Problems to be Solved by the Invention However, with this configuration, as is clear from FIG. Access based on request (REQI) from bus 4)
Until (RASI, CASI) is completed, the shared address bus is dedicated for that purpose, so requests (REQ2) from the other bus (for example, B bus 5) will not be accepted; )-based access (RAS2, CAS2) was not possible.

つまり、一方のバスからあるメモリブロックをアクセス
している時に、他方のバスから別のメモリブロックをア
クセスしようとした場合、従来の構成では、一方のアク
セスが終了するまで他方のアクセスはこ′ｔ″Ｌを待た
ざるを得す、ひっきょうアドレスの切替え時間（アクセ
ス時間）が遅いという問題があった。In other words, if you are accessing a memory block from one bus and try to access another memory block from the other bus, in the conventional configuration, the other access will not be allowed until one access is completed. There was a problem that the address switching time (access time) was slow and the user had to wait for "L".

本発明は、上述の問題点に鑑みて為されたもので、本発
明の目的とするところは、ノ・−ドウエア量を増やすこ
となく、アドレス切替え時間（アクセス時間）を従来に
比べ速くすることができるようにしたメモリ制御回路を
提供することにある。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to make the address switching time (access time) faster than before without increasing the amount of hardware. The object of the present invention is to provide a memory control circuit that enables the following.

問題点を解決するための手段 本発明は前記の目的を達成するため、一方のＣＡＳ信号
を他方のリクエスト判定回路に与えて、一方のバスから
のアクセスが終了する前に、他方のリクエストに基づ（
ＲＡＳ信号をアクティブにするようにしたものである。Means for Solving the Problems In order to achieve the above-mentioned object, the present invention provides one CAS signal to the other request determination circuit, and performs a CAS signal based on the other request before the access from one bus ends. zu(
The RAS signal is activated.

作用 本発明は上述の構成によって、一方のバスからのリクエ
スト信号に基づいて生成されたＣＡＳ信号は、他方のバ
スからのリクエスト信号を受付けるリクエスト判定回路
のリクエスト受付は制御信号として作用する。Operation According to the above-described configuration of the present invention, a CAS signal generated based on a request signal from one bus acts as a control signal for request acceptance by a request determination circuit that accepts a request signal from the other bus.

その結果、一方のバス側のＣＡＳ信号があるメモリブロ
ックに与えら扛た直後に、一方のバスから他方のバスへ
のアドレス切替えが行われ、他方のバスからのリクエス
トが早目に受付けられることとなり、ひっきょう、アク
セス時間がその分だけ短くなる。As a result, immediately after the CAS signal on one bus side is applied to a certain memory block, the address is switched from one bus to the other bus, and requests from the other bus are accepted early. Therefore, the access time will be shortened accordingly.

実施例 第１図は本発明の一実施例におけるメモリ制御回路のＲ
ＡＳ、ＣＡＳ制御部の概略構成ブロック図である。尚、
本発明におけるメモリ制御回路の全体構成は第３図に示
した構成と同様であって、同図におけるＲＡＳ、ＣＡＳ
制御部１１の具体的構成例が第１図である。Embodiment FIG. 1 shows R of a memory control circuit in an embodiment of the present invention.
FIG. 2 is a schematic configuration block diagram of an AS and CAS control unit. still,
The overall configuration of the memory control circuit according to the present invention is similar to the configuration shown in FIG.
A specific example of the configuration of the control section 11 is shown in FIG.

第１図において、２１は一方のバス（第３図のＡパス４
）からのリフニス）　ＲＥＱＩ　ｅ受付け、そのリクエ
スト信号ａに基づきＲＡＳ、ＣＡＳ制御信号ｃｆ生成し
てこれを出力するリクエスト判定回路、２２は他方のバ
ス（第３図のＢバス５）からのリクエストＲＥＱ２ｔ−
受付け、そのリクエスト信号すに基づきＲＡＳ、ＣＡＳ
制御信号ｄを生成してこれを出力するリクエスト判定回
路、２３は前記リクエスト判定回路２１からのＲＡＳ。In Figure 1, 21 is one bus (A path 4 in Figure 3).
) REQI e reception, a request determination circuit that generates RAS and CAS control signals cf based on the request signal a and outputs them, 22 is a request REQ2t from the other bus (B bus 5 in FIG. 3) −
Acceptance, RAS, CAS based on the request signal
A request determination circuit generates a control signal d and outputs it; 23 is a RAS from the request determination circuit 21;

ＣＡＳ制御信号Ｃに基づきＲＡＳ信号ｇとＣＡＳ信号信
号束成し、両信号ｇ、ｉをＲＡＳＩ、ＣＡＳＩとして出
力するＲＡＳｌ　ＣＡＳ発生回路、２４は前記リクエス
ト判定回路２２からのＲＡＳ、ＣＡＳ制御信号ｄに基づ
きＲＡＳ信号りとＣＡＳ信号ｊを生成し、両信号ｈ１　
ＪをＲＡＳ２、ＣＡＳ２として出力するＲＡＳｌ　ＣＡ
Ｓ発生回路、ｅ、ｆはリクエスト受付は制御信号である
。A RASl CAS generation circuit 24 forms a RAS signal g and a CAS signal bundle based on the CAS control signal C and outputs both signals g and i as RASI and CASI; Based on the RAS signal and CAS signal j are generated, and both signals h1
RASl CA that outputs J as RAS2 and CAS2
In the S generation circuit, e and f are control signals for accepting requests.

また、この実施例では、前記一方のＲＡＳ。Further, in this embodiment, the one RAS.

ＣＡＳ発生回路２３からのＣＡＳ信号ｌは、他方のリク
エスト判定回路２２ヘリクエスト受付は制御信号として
供給され、他方のＲＡＳ、ＣＡＳ発生回路２４からのＣ
ＡＳ信号信号束一方のリクエスト判定回路２１ヘリクエ
スト受付は制御信号として供給される構成にしである。The CAS signal l from the CAS generation circuit 23 is supplied to the other request determination circuit 22 as a control signal for request reception, and the CAS signal l from the other RAS and CAS generation circuit 24 is supplied as a control signal.
The AS signal signal bundle is configured to be supplied as a control signal to one of the request determination circuits 21 for receiving a request.

次に動作について説明するに、ここでは、Ａバス４（第
３図参照）からリクエストＲＥＱＩが発生し、そのリク
エスト信号ａに基づいて生成出力きれたＲＡＳＩ、ＣＡ
ＳＩによりあるメモリブロック（第３図参照）をアクセ
スしている状態下において、Ｂバス５（第３図参照）か
らリクエストＲＥＱ２が発生した場合を想定して説明す
る。Next, to explain the operation, here, a request REQI is generated from the A bus 4 (see Fig. 3), and RASI and CA, which have been generated and output based on the request signal a,
The following description assumes that a request REQ2 is generated from the B bus 5 (see FIG. 3) while a certain memory block (see FIG. 3) is being accessed by the SI.

この場合、Ｂバス５からのリフニス）　ＲＥＱ２（ＲＥ
Ｑ２がアクティブになる）は、リクエスト判定回路２２
が未だリクエスト受付は状態になく、直ぐには受付けら
れず、Ａバス４からのリクエストＲＥＱ１に基づき生成
出力されたＲＡＳ、ＣＡＳ発生回路２３からのＣＡＳ信
号ｌが、前記リクエスト判定回路２２へ入力された時点
（つま、ＱＡババスからのアクセスによるＣＡＳＩがア
クティブになった後）において、前記リクエストＲＥＱ
２が受付けられる。In this case, REQ2 (RE
Q2 becomes active) is the request determination circuit 22
However, the request is not yet accepted and cannot be accepted immediately, and the CAS signal l from the RAS and CAS generation circuit 23 generated and output based on the request REQ1 from the A bus 4 is input to the request determination circuit 22. At this point in time (i.e., after CASI becomes active due to access from the QA bus), the request REQ
2 is accepted.

つまり、メモリブロック１〜３（第３図参照）の各メモ
リは、グイナミソクＲＡＭ　（ＤＲＡＭ　）であるから
、メモリ（ＤＲＡＭ　）に対するロウ・アドレスは、Ｃ
ＡＳ信号が与えらｎた後は必要なくなる。従って、ＣＡ
Ｓｌがあるメモリブロックに与えらｎた直後、即ち、Ｒ
ＡＳ、ＣＡＳ発生回路２３からのＣＡＳ信号ｉがリクエ
スト判定回路２２へ入力された直後（Ａバス４がらのア
クセス終了前）に、そのリクエスト判定回路２２はＢバ
ス５からのリクエストＲＥＱ２の受付は開始状態となっ
て、そのリクエストＲＥＱ２が受付けられる。In other words, each memory of memory blocks 1 to 3 (see Figure 3) is a RAM (DRAM), so the row address for the memory (DRAM) is C
It is no longer needed after the AS signal is applied. Therefore, CA
Immediately after Sl is applied to a certain memory block, that is, R
Immediately after the CAS signal i from the AS, CAS generation circuit 23 is input to the request determination circuit 22 (before the access from the A bus 4 ends), the request determination circuit 22 starts accepting the request REQ2 from the B bus 5. state, and the request REQ2 is accepted.

リクエスト判定回路２２は、そのＢバス５がらのリクエ
スト信号すに基づきＲＡＳ％　ＣＡＳ制御制御信号基成
し、これをＲＡＳ、ＣＡＳ発生回路２４−＼出力する。The request determination circuit 22 generates a RAS% CAS control signal based on the request signal from the B bus 5, and outputs it to the RAS, CAS generation circuit 24-\.

ＲＡＳ、ＣＡＳ発生回路２４はその人力さｎたＲＡＳ、
ＣＡＳ制御制御信号基づいてＲＡＳ信号りとＣＡＳ信号
信号束成し、その両信号り、ｊ’ｋＲＡＳ２、ＣＡＳ２
としてメモリブロックへ与える。The RAS, CAS generation circuit 24 is based on the human power of the RAS,
The RAS signal and the CAS signal are bundled based on the CAS control control signal, and both signals are j'kRAS2, CAS2.
to the memory block.

つまり、前記ＲＡＳ信号ｈ　（ＲＡＳ２　）はＡバス４
からのリクエストＲＥＱ１−に基づ（ＲＡＳＩ、ＣＡＳ
ｌによるアクセス終了前にアクティブになり、Ａバス４
からＢバス５のメモリブロック１〜３に対するアドレス
へ切替えられる。In other words, the RAS signal h (RAS2) is
Based on the request REQ1- from (RASI, CAS
It becomes active before the access by l ends, and the A bus 4
to the address for memory blocks 1 to 3 on the B bus 5.

尚、前記ＣＡＳ信号ｊ　（ＣＡＳ２　）をアクティブに
するタイミングは、各メモリブロック１〜３に対するデ
ータバス８（第３図参照）を共有的に使用しているため
、Ａバス４からのアクセスが終了した後となる。Note that the timing of activating the CAS signal j (CAS2) is determined when the access from the A bus 4 is completed because the data bus 8 (see FIG. 3) is shared for each memory block 1 to 3. After that.

第２図は、以上の動作をタイミングチャートで示したも
のである。FIG. 2 is a timing chart showing the above operation.

ここに、第２図と第５図を比較説明すると、第５図（従
来例）においては、一方のアクセスが終了した後にアド
レスを切替えて、他方のアドレス、つまりＲＡＳ２　’
ｉアクティブにしてロウ・アドレス２を与えているのに
対し、第２図（この実施例）においては、一方のアクセ
スが終了する前に、つまｆ）ＣＡＳＩを落した直後にア
ドレスを切替えて、他方のアドレス、つまりＲＡＳ２’
ｅアクティブにしてロウ・アドレス２を与えている。Here, to compare and explain FIG. 2 and FIG. 5, in FIG. 5 (conventional example), after one access is completed, the address is switched and the other address, that is, RAS2'
i) is made active and given row address 2, whereas in FIG. 2 (this embodiment), the address is switched before one access is completed; the other address, i.e. RAS2'
e is activated and row address 2 is given.

従って、第２図と第５図において、ＲＡＳｌがらのアク
セス・タイムｔ１とＲＡＳ２がらのアクセス・タイムｔ
２との間の時間間隔ｔを比較した場合、その時間間隔ｔ
は明らかに第２図（この実施例）の方が、第５図（従来
例）よりも著しく短がくなっている。その結果、この実
施例にょｎば、その短かくなった時間だけアクセス（ア
ドレスの切替え）が速くなることになる。Therefore, in FIGS. 2 and 5, the access time t1 from RAS1 and the access time t from RAS2
When comparing the time interval t between 2 and 2, the time interval t
is clearly much shorter in FIG. 2 (this embodiment) than in FIG. 5 (conventional example). As a result, in this embodiment, access (address switching) becomes faster by the shorter time.

発明の効果 以上の説明から明らかなように、本発明は、一方のＣＡ
Ｓ信号を他方のリクエスト判定回路へ与えて一方のバス
からのアクセスが終了する前に、アドレスの切替えを行
って他方のリクエストに基づ（ＲＡＳ信号をアクティブ
にするようにしたものであるから、前記一方のＣＡＳ信
号がメモリブロックに与えらｎた直後に、アドレスが切
替わり、他方のバスからのリクエストが早目に受付けら
れることになり、アクセス時間がその分だけ短かくなっ
て、メモリブロックに対するアクセスの高速化を実現で
きるという効果を有するものである。Effects of the Invention As is clear from the above explanation, the present invention provides one CA
Before the S signal is applied to the other request determination circuit and the access from one bus is completed, the address is switched and the RAS signal is activated based on the other request. Immediately after one of the CAS signals is applied to the memory block, the address is switched and a request from the other bus is accepted early, so the access time is shortened by that much, and the memory block This has the effect of realizing faster access to.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例におけるメモリ制御回路のＲ
ＡＳ、ＣＡＳ制御部の概略構成ブロック図、第２図は第
１図の動作説明用のタイミングチャート、第３図はメモ
リ制御回路の概略構成を示すブロック図、第４図は従来
のＲＡＳ、ＣＡＳ制御部の概略構成を示すブロック図、
第５図は第４図の動作説明用のタイミングチャートであ
る。 １．２．３・メモリブロック、４・・Ａバス（一方のバ
ス）、５・・Ｂバス（他方のバス）、７・・アドレスバ
ス、８・・・テータバス、１１・・・ＲＡＳ。 ＣＡＳ制御部、２１．２２・・・リクエスト判定回路、
２３．２４・・・ＲＡＳ、ＣＡＳ発生回路、ＲＥＱＩ・
・・Ａバスからのリクエスト、ＲＥＱ２・・・Ｂバスか
らのリクエスト。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図FIG. 1 shows R of the memory control circuit in one embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of FIG. 1. FIG. 3 is a block diagram showing a schematic configuration of the memory control circuit. FIG. 4 is a block diagram of the conventional RAS, CAS control section. A block diagram showing a schematic configuration of a control unit,
FIG. 5 is a timing chart for explaining the operation of FIG. 4. 1.2.3.Memory block, 4..A bus (one bus), 5..B bus (other bus), 7..address bus, 8..data bus, 11..RAS. CAS control unit, 21.22... request determination circuit,
23.24...RAS, CAS generation circuit, REQI・
...Request from A bus, REQ2...Request from B bus. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 3
figure

Claims (1)

【特許請求の範囲】[Claims] ２バス構成で、アドレスバス、データバスを共有する複
数のメモリブロックに対して、前記両バスから異なるメ
モリブロックへアクセスする際に、一方のバスからのリ
クエストに基づき生成されたＣＡＳ信号を、他方のバス
からのリクエストを受付けるリクエスト判定回路に与え
、前記一方のバスからのアクセスが終了する前に、アド
レスの切替えを行って前記他方のリクエストに基づくＲ
ＡＳ信号をアクティブにするＲＡＳ、ＣＡＳ制御部を備
えたメモリ制御回路。In a two-bus configuration, when accessing different memory blocks from both buses for multiple memory blocks that share an address bus and a data bus, a CAS signal generated based on a request from one bus is transferred to the other bus. A request judgment circuit that accepts a request from one of the buses is given to a request determination circuit that accepts a request from one of the buses, and before the access from one of the buses ends, the address is switched and
A memory control circuit equipped with a RAS and CAS control section that activates the AS signal.