JPS63126326A - Sequential decoder - Google Patents
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- JPS63126326A JPS63126326A JP27197786A JP27197786A JPS63126326A JP S63126326 A JPS63126326 A JP S63126326A JP 27197786 A JP27197786 A JP 27197786A JP 27197786 A JP27197786 A JP 27197786A JP S63126326 A JPS63126326 A JP S63126326A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
スタックアルゴリズムを用いたシーケンシャル復号器に
於いて、メトリック・スタックメモリを、一つのノード
から伸ばされる枝の数２′″本に合わせて２ｎ個に分割
し、２ｎ個のパスメトリックを並列的に書込み、且つ深
さスタックメモリと内部状態スタックメモリとパス・ス
タックメモリとを、同一の親ノードを持つ子ノードで共
有させて、スタックメモリ部の回路規模を縮小し、且つ
古込回数を減少させて復号速度を向上させたものである
。[Detailed Description of the Invention] [Summary] In a sequential decoder using a stack algorithm, the metric stack memory is divided into 2n pieces corresponding to the number of 2'' branches extended from one node, 2n path metrics are written in parallel, and the depth stack memory, internal state stack memory, and path stack memory are shared by child nodes with the same parent node to reduce the circuit size of the stack memory section. In addition, the decoding speed is improved by reducing the number of times of decoding.
本発明は、スタックアルゴリズムを用いて畳込み符号の
誤り訂正復号を行うシーケンシャル復号器に関するもの
である。The present invention relates to a sequential decoder that performs error correction decoding of convolutional codes using a stack algorithm.
シーケンシャル復号器（Ｓ ｅｑｕｅｎｔｔａｌ ｄｅ
ｃｏｄｅｒ）（逐次復号器）は、局所的に最も確からし
いバスを選択することにより、畳込み符号の誤り訂正復
号を行うものであり、誤り訂正能力が大きいことから、
衛星通信方式等に於ける復号器として使用されている。Sequential decoder
A sequential decoder (sequential decoder) performs error correction decoding of convolutional codes by locally selecting the most probable bus, and has a large error correction ability.
It is used as a decoder in satellite communication systems, etc.
又スタックアルゴリズム（Ｓ ｔａｃｋ ａｌｇｏｒｉ
ｔｈｍ）を用いたシーケンシャル復号方式は、ファノア
ルゴリズム（Ｆ ａｎｏ ａｌｇｏｒｉｔｈｍ）を用い
たシーケンシャル復号方式に比較して、所要演算量が少
なくて済み、且つ通信回線の品質が悪い場合でも、誤り
訂正能力の劣化が小さい利点がある。しかし、その反面
、−回の演算に要する時間が長くなる為、復号速度を向
上することが容易でなく、且つ大容量のメモリを必要と
し回路規模が大きくなるものである。従って、高速動作
が可能で且つ回路規模が小さいスタックアルゴリズムを
用いたシーケンシャル復号器が要望されている。Also, stack algorithm (S stack algorithm)
Compared to the sequential decoding method using the Fano algorithm, the sequential decoding method using F. It has the advantage of less deterioration. However, on the other hand, since the time required for - calculations becomes long, it is difficult to improve the decoding speed, and a large capacity memory is required, resulting in an increase in circuit scale. Therefore, there is a need for a sequential decoder using a stack algorithm that is capable of high-speed operation and has a small circuit scale.
従来のスタックアルゴリズムを用いたシーケンシャル復
号器は、例えば、第５図に示す構成を有するものであり
、４１はスタックメモリ部、４２はメトリック・スタッ
クメモリ （ＶＡＬＵＥ）、４３は深さスタックメモリ
（ＤＥＰＴＨ） 、４４は内部状態スタックメモリ
（ＳＴＡＴＥ） 、４５はパス・スタックメモリ （Ｆ
ＡＴＨＰ） 、４６は受信バッファ、４７は内部状態、
パスメトリック計算部、４８はノード検索部、４９は深
さ計算部、５０はバストレース部である。A sequential decoder using a conventional stack algorithm has, for example, the configuration shown in FIG. 5, where 41 is a stack memory section, 42 is a metric stack memory (VALUE), and 43 is a depth stack memory (DEPTH). ), 44 is internal state stack memory
(STATE), 45 is the path stack memory (F
ATHP), 46 is the reception buffer, 47 is the internal state,
A path metric calculation section 48 is a node search section, 49 is a depth calculation section, and 50 is a bus trace section.
メトリック・スタックメモリ４２は、各ノードのパスメ
トリック（ｐａｔｈ ｍｅｔｒｉｃ）を記憶し、深さス
タックメモリ４３は、各ノードの木（ｔｒｅｅ）構造に
於ける深さを記憶し、内部状態スタックメモＩＪ４４は
、各ノードの内部状態を記憶し、パス・スタックメモリ
４５は、各ノードの木構造に於ける親ノードを記憶する
ものである。The metric stack memory 42 stores the path metric of each node, the depth stack memory 43 stores the depth in the tree structure of each node, and the internal state stack memory IJ 44 stores the depth of each node in the tree structure. , the internal state of each node, and the path/stack memory 45 stores the parent node in the tree structure of each node.
受信バッファ４６は、受信符号を一時蓄積するものであ
り、蓄積された受信符号は順次、内部状態、パスメトリ
ック計算部４７に加えられて、パスメトリックが計算さ
れ、ノードの内部状態が求められて、パスメトリックは
メトリック・スタックメモリ４２に書込まれ、内部状態
は内部状態スタックメモリ４４に書込まれる。深さ計算
部４９は、ノードの木構造の深さを計算するものであり
、順次ノードが先に伸ばされる場合は加算され、後退さ
れた時は減算され、その結果が深さスタックメモリ４３
に書込まれる。この深さスタックメモリ４３の内容に従
って受信バッファ４６から受信符号が読出される。従っ
て、後戻りしたノードから枝を伸ばす場合は、深さスタ
ックメモリ４３の内容が減算されるので、先に続出され
た受信符号が受信バッファ４６から再び読出されること
になる。The reception buffer 46 temporarily stores the received codes, and the stored received codes are sequentially added to the internal state and path metric calculation unit 47, where the path metric is calculated and the internal state of the node is determined. , path metrics are written to metric stack memory 42, and internal states are written to internal state stack memory 44. The depth calculation unit 49 calculates the depth of the tree structure of nodes, and when a node is sequentially extended first, it is added, and when it is retreated, it is subtracted, and the result is stored in the depth stack memory 43.
written to. The received code is read from the receive buffer 46 according to the contents of the depth stack memory 43. Therefore, when extending a branch from a backward node, the contents of the depth stack memory 43 are subtracted, so that the previously successively received received code is read out from the receiving buffer 46 again.
又ノード検索部４８は、展開されていないノードで最大
のパスメトリックを有するノードを検索し、そのノード
から枝を伸ばすことにより復号処理を進行させるもので
あり、メトリック・スタックメモリ４２の内容を基に検
索が行われ、パスメトリックが最大となるノードの親ノ
ードがパス・スタックメモリ４５に書込まれる。１ブロ
ツクの復号処理終了により、バストレース部５０は、パ
ス・スタックメモリ４５の内容を基にトレースバックし
て、復号出力を得るものである。The node search unit 48 searches for a node with the largest path metric among unexpanded nodes, and advances the decoding process by extending a branch from that node, based on the contents of the metric stack memory 42. A search is performed, and the parent node of the node with the maximum path metric is written into the path stack memory 45. Upon completion of the decoding process for one block, the bus trace section 50 traces back the contents of the path stack memory 45 to obtain a decoded output.
第６図はスタックアルゴリズムの概略のフローチャート
を示し、展開されていないノードで最大のパスメトリッ
クを持ったノードを展開し技を伸ばす（１）。この場合
のノードで展開する枝の数、即ち、分岐数は、符号化率
をＲ−ｎ ／ ｍとした時に２ｒ′となる。そして、そ
れぞれの技について４つのスタック〔深さくＤＥＰＴＨ
） 、内部状態（ＳＴＡＴＥ） 、パスメトリック （
ＶＡＬＵＥ） 、バス（ＦＡＴＨＰ））の値を求めて、
対応する番地に記憶する（２）。即ち、成るノードの木
構造に於ける深さを、深さスタックメモリ４３に記憶さ
せ、そのノードの内部状態を内部状態スタックメモリ４
４に記憶させ、又そのノードのパスメトリックをメトリ
・ツク・スタックメモリ４２に記憶させ、ノード検索部
４８で検索された最大のパスメトリックを持つノードを
パス・スタックメモリ４５に記憶させる。FIG. 6 shows a general flowchart of the stack algorithm, in which the technique is improved by expanding the node with the largest path metric among the unexpanded nodes (1). In this case, the number of branches expanded at the node, ie, the number of branches, is 2r' when the coding rate is R-n/m. Then, for each technique, there are 4 stacks [DEPTH
), internal state (STATE), path metric (
VALUE), bus (FATHP)),
Store it at the corresponding address (2). That is, the depth of the tree structure of the node is stored in the depth stack memory 43, and the internal state of the node is stored in the internal state stack memory 4.
4, the path metric of that node is stored in the metric stack memory 42, and the node with the largest path metric searched by the node search unit 48 is stored in the path stack memory 45.
次に、展開されていないノードで最大のパスメトリック
を持ったノードは終端ノードであるか否か判定する（３
）。終端ノードでない場合は、（１１，（２）のステッ
プを再び繰り返す。又終端ノードの場合は、バストレー
ス部５０によるバストレースによって復号出力を決定す
る（４）。Next, it is determined whether the node with the largest path metric among the unexpanded nodes is the terminal node (3
). If it is not a terminal node, steps (11 and (2)) are repeated again. If it is a terminal node, the decoded output is determined by bus trace by the bus trace unit 50 (4).
第７図は復号過程説明図であり、ブロック長が４ビツト
で、符号化率Ｒが１／２の場合の一例を示し、各ノード
からの枝の数は２′ ＝２となる。FIG. 7 is an explanatory diagram of the decoding process, showing an example where the block length is 4 bits, the coding rate R is 1/2, and the number of branches from each node is 2'=2.
初期状態のノードから２本の技が伸ばされることになり
、深さくＤＥＰＴＨ）１に於けるパスメトリック（ＶＡ
ＬＵＥ）が最大のノード■から２本の枝が伸ばされる。Two techniques will be extended from the initial state node, and the path metric (VA
Two branches are extended from node (2) with the largest LUE).
深さ２に於けるパスメトリックが最大のノード■から次
に２本の技が伸ばされるが、このノード■を親ノードと
した深さ３に於ける子ノードは、何れもノード■のパス
メトリックより小さくなる。そこで、ノード■を親ノー
ドとして枝を伸ばすことになり、深さ３に於けるパスメ
トリックが最大のノード■から、次の技が伸ばされる。The next two techniques are developed from the node ■ with the maximum path metric at depth 2, but the child nodes at depth 3 with this node ■ as the parent node all have the path metric of node ■. become smaller. Therefore, the branch is extended using the node ■ as the parent node, and the next technique is extended from the node ■ with the maximum path metric at depth 3.
そして、深さ４に於ける最大のパスメトリックを持った
ノード■が終端ノードであるから、バストレースにより
■、■、■、■の太線で示すバスが求められて、復号出
力が得られる。Then, since the node ■ having the maximum path metric at depth 4 is the terminal node, the buses indicated by thick lines ■, ■, ■, ■ are obtained by bus tracing, and the decoded output is obtained.
又サブスタックメモリを設け、量子化したパスメトリッ
クを用いることにより、展開されていない最大パスメト
リックを持つノードの検索処理速度を速くする方式も知
られている。A method is also known in which a substack memory is provided and a quantized path metric is used to speed up the search process for a node having the maximum unexpanded path metric.
従来例のシーケンシャル復号器に於いては、スタックメ
モリ部４１を構成する４種類のスタックメモリ４２，４
３．４４．４５は、符号化率Ｒをｎ７ｍ、ブロック長を
Ｂビット、１ビット当りの計算回数をｙとすると、２’
−Ｂ−ｙ（ワード〕の容量をそれぞれ必要とすることに
なる。このようなシーケンシャル復号器に於いては、ブ
ロック長日は、数１ｏｏｏビットとする場合が一般的で
あるから、スタックメモリ部４１の回路規模が大きくな
る欠点があった。In the conventional sequential decoder, four types of stack memories 42, 4 forming the stack memory section 41 are used.
3.44.45 is 2', where the coding rate R is n7m, the block length is B bits, and the number of calculations per bit is y.
In such a sequential decoder, the block length is generally several ooo bits, so the stack memory section is There was a drawback that the circuit scale of 41 became large.
又ノードを展開して２１の枝を伸ばす為に、それぞれの
スタックメモリ４２．４３，４４．４５に対して、２ｎ
回の書込動作を行う必要があるから、復号速度を向上さ
せることが容易でない欠点があった。Also, in order to expand the node and extend 21 branches, 2n
Since it is necessary to perform multiple write operations, it is difficult to improve the decoding speed.
本発明は、回路規模を小さくすることを可能とし、且つ
復号速度を向上させることを目的とするものである。The present invention aims to make it possible to reduce the circuit scale and improve the decoding speed.
本発明のシーケンシャル復号器は、スタックメモリ容量
を削減し、且つ並列的な書込みを行うことにより、復号
の処理速度を向上させるものであり、第１図を参照して
説明する。The sequential decoder of the present invention improves the decoding processing speed by reducing the stack memory capacity and performing parallel writing, and will be explained with reference to FIG.
スタックアルゴリズムを用いて畳込み符号の誤り訂正復
号を行うシーケンシャル復号器に於いて、スタックメモ
リ部１を、符号化率がｎ ／ ｍの時にノードから伸ば
す枝の数を２ｎとし、その枝の数と同数の２ｎ個のパス
メトリックを並列的に書込むように２ｎ個に分割したメ
トリック・スタックメモリ２−１〜２−ｒ （ＶＡＬ
ＵＥＩ 〜ＶＡＬＵＥｒ） （ｒ＝２’ ）と、同一
の親ノートヲ持つ複数の子ノードにそれぞれ共有させた
深さスタックメモリ３ （ＤＥＰＴＨ）、内部状態スタ
ックメモリ４ （ＳＴＡＴＥ）及び各パス・スタックメ
モリ５ （ＰＡＴＨＰ）とから構成する。In a sequential decoder that performs error correction decoding of convolutional codes using a stack algorithm, the number of branches extending from a node when the coding rate is n/m is 2n, and the number of branches is Metric stack memories 2-1 to 2-r (VAL
UEI ~ VALUEr) (r=2'), depth stack memory 3 (DEPTH), internal state stack memory 4 (STATE), and each path stack memory 5 shared by multiple child nodes having the same parent node. (PATHP).
又受信符号を一時蓄積する受信バッファ６と、この受信
バッファ６から前記深さスタックメモリ３の内容に対応
して読出された受信符号を基にノードの内部状態及びバ
スメトリンクを計算し、内部状態を内部状態スタックメ
モリ４に書込み、パスメトリックをメトリック・スタッ
クメモリ２−１〜２−ｒに書込む内部状態、パスメトリ
ック計算部７と、展開されないノードで最大のパスメト
リックを持つノードを検索するノード検索部８と、ノー
ドの木構造に於ける深さを計算して深さスタックメモリ
３に書込む深さ計算部９と、パス・スタックメモリ５を
トレースして復号出力を得るバストレース部１０とを備
えている。In addition, there is a receive buffer 6 that temporarily stores received codes, and the internal state of the node and the busmet link are calculated based on the received codes read from the receive buffer 6 in accordance with the contents of the depth stack memory 3, and the internal state of the node is calculated. The internal state and path metric calculator 7 writes the state to the internal state stack memory 4 and the path metric to the metric stack memories 2-1 to 2-r, and searches for the node with the largest path metric among the nodes that are not expanded. a node search unit 8 that calculates the depth in the tree structure of nodes and writes it to the depth stack memory 3; and a bus trace that traces the path stack memory 5 and obtains a decoded output. 10.
２ｎ個のメトリック・スタックメモリ２−１〜２−ｒに
より、２ｎの技にそれぞれ対応する２’個のパスメトリ
ックを並列的に同時に書込むことができる。又同じ親ノ
ードを持った子ノードに於いては、深さスタックメモリ
３．パス・スタックメモリ５は、同じ値を持つことにな
るから、それらの子ノードに対して共有させることによ
り、書込アクセス回数は１回で済むことになる。このよ
うに共有化することにより、深さスタックメモリ３、パ
ス・スタックメモリ５の容量を１／２” とすることが
できる。With the 2n metric stack memories 2-1 to 2-r, 2' path metrics corresponding to 2n techniques can be simultaneously written in parallel. Also, for child nodes with the same parent node, the depth stack memory 3. Since the path stack memory 5 has the same value, by sharing it among these child nodes, the number of write accesses can be reduced to one. By sharing in this manner, the capacity of the depth stack memory 3 and the path stack memory 5 can be reduced to 1/2''.
又同じ親ノードを持つ子ノードに於いて、内部状態スタ
ックメモリ４は、記憶している内部状態の情報群の中で
、最新の情報（共通の親ノードからそれぞれの子ノード
への枝の情報）を除いて同じであるから、同じ情報群を
まとめて記憶させるように、それらの子ノードに対して
共有させることにより、一つのノードを展開した時の書
込アクセス回数が１回で済むことになり、且つ内部状態
スタックメモリ４の容量を、１／２′１とすることがで
きる。In addition, in child nodes having the same parent node, the internal state stack memory 4 stores the latest information (information on branches from the common parent node to each child node) among the group of stored internal state information. ), so by storing the same information group together and sharing it among child nodes, the number of write accesses when one node is expanded can be reduced to one. , and the capacity of the internal state stack memory 4 can be reduced to 1/2'1.
以下図面を参照して本発明の実施例について詳細に説明
する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例のブロック図であり、符号化
率をｎ ／ ｍとした時に、ｎ−１として枝の数を２と
した場合を示し、１１はスタックメモリ部、１２−１．
１２−２は２分割されたメトリック・スタックメモリ
（ＶＡＬＵＥｌ、ＶＡＬＵＥ２）、１３は深さスタック
メモリ （ＤＥＰＴＨ）、１４は内部状態スタックメモ
リ （ＳＴＡＴＥ）、１５はパス・スタックメモリ （
ＰＡＴＨＰ）、１６は受信バッファ、１７は内部状態、
パスメトリック計算部、１８はノード検索部、１９は深
さ計算部、２０はバストレース部である。FIG. 2 is a block diagram of an embodiment of the present invention, in which the coding rate is n/m and the number of branches is 2 as n-1, where 11 is a stack memory section, and 12- 1.
12-2 is the metric stack memory divided into two parts.
(VALUEl, VALUE2), 13 is depth stack memory (DEPTH), 14 is internal state stack memory (STATE), 15 is path stack memory (
PATHP), 16 is the reception buffer, 17 is the internal state,
A path metric calculation section, 18 a node search section, 19 a depth calculation section, and 20 a bus trace section.
受信符号は受信バッフア１６に一時蓄積され、深さスタ
ックメモリ１３の内容に対応して読出されて内部状態、
パスメトリック計算部１７に加えられ、パスメトリック
が計算され、且つノードの内部状態が求められる。その
場合、′０”に対応するパスメトリックは、例えば、メ
トリック・スタックメモリ１２−１に、“１″に対応す
るパスメトリックは、メトリック・スタックメモリ１２
−２にそれぞれ並列的に同時に書込まれる。The reception code is temporarily stored in the reception buffer 16, and read out in accordance with the contents of the depth stack memory 13 to determine the internal state,
The path metric calculation unit 17 calculates the path metric and determines the internal state of the node. In that case, the path metric corresponding to '0' is stored in the metric stack memory 12-1, and the path metric corresponding to '1' is stored in the metric stack memory 12-1, for example.
-2 respectively in parallel and simultaneously.
又同−の親ノードを持つ２個の子ノードに対しては、そ
れぞれ深さスタックメモリ１３．内部状態スタックメモ
リ１４及びパス・スタックメモリ１５を共有させる。即
ち、同じ親ノードを持つ子ノードに於いては、ノードの
木構造に於ける深さは同じ値であり、且つパス・スタッ
クメモリ１５に記憶させる親ノードは同じものとなるか
ら、それらの子ノードに対して、それぞれ深さスタック
メモリ１３とパス・スタックメモリ１５とを共有させる
ことができる。又内部状態スタックメモリ１４に於いて
、記憶している内部状態の情報群の中で、共通の親ノー
ドからそれぞれの子ノードへの枝の情報を除（と同じ値
となるから、それらを共通の親ノードを持つ子ノードに
共有させることができる。従って、同一の親ノードを持
つ複数の子ノードに対して、深さスタックメモリ１３．
内部状態スタックメモリ１４及びパス・スタックメモリ
１５を共有させることができる。Also, for two child nodes with the same parent node, the depth stack memory 13. The internal state stack memory 14 and path stack memory 15 are shared. In other words, child nodes that have the same parent node have the same depth in the tree structure of the node, and the same parent node is stored in the path stack memory 15. The nodes can share a depth stack memory 13 and a path stack memory 15, respectively. In addition, in the internal state stack memory 14, among the stored internal state information group, remove the information on the branches from the common parent node to each child node (because they have the same value, Therefore, for multiple child nodes having the same parent node, the depth stack memory 13.
Internal state stack memory 14 and path stack memory 15 can be shared.
展開されていないノードで最大のパスメトリックを持つ
ノードを検索するノード検索部１８、ノードの木構造に
於ける深さを計算する深さ計算部１９及び復号出力を得
るバストレース部２０については、従来例と同様に動作
し、１ブロツクの復号処理終了により、復号出力が得ら
れる。Regarding the node search unit 18 that searches for a node with the maximum path metric among unexpanded nodes, the depth calculation unit 19 that calculates the depth in the tree structure of nodes, and the bus trace unit 20 that obtains the decoding output, It operates in the same manner as the conventional example, and a decoded output is obtained when the decoding process for one block is completed.
符号化率を１／２とすると、ノードから伸ばす枝の数は
２本となる。そして、ブロック長を４にビット、ｌブロ
ック内で１ビット復号するのに必要な最大平均計算回数
を４回とすると、各スタックメモリ１２−１．１２−２
．１３，１４．１５の容量は、それぞれ１６にワードあ
れば良いことになる。これに対して、従来例の構成の場
合は、３２にワードを必要とすることになる。即ち、本
発明によれば、従来例に比較して、ｎｗ ｌの場合に１
／２の容量で済むことになり、スタックメモリ部１１の
回路規模を縮小することができる。If the coding rate is 1/2, the number of branches extending from the node is two. Then, assuming that the block length is 4 bits and the maximum number of average calculations required to decode 1 bit within l block is 4, each stack memory 12-1.12-2
．． For the capacities of 13, 14, and 15, it is sufficient to have 16 words each. In contrast, the conventional configuration requires 32 words. That is, according to the present invention, compared to the conventional example, 1 in the case of nw l
/2 capacity is sufficient, and the circuit scale of the stack memory section 11 can be reduced.
又２本の枝に対応するパスメトリックを、１回の書込動
作によって、メトリック・スタックメモリ１２−１．１
．２−２に書込むことができる。同様に、深さスタック
メモリ１３．内部状態スタックメモリ１４及びパス・ス
タックメモリ１５に対しても、１回の書込動作で済むこ
とになる。従って、復号処理の高速化を図ることができ
る。In addition, the path metrics corresponding to the two branches are stored in the metric stack memory 12-1.1 by one write operation.
．． 2-2. Similarly, depth stack memory 13. The internal state stack memory 14 and the path stack memory 15 also require only one write operation. Therefore, it is possible to speed up the decoding process.
第３図は本発明の他の実施例のブロック図であリ、サブ
スタックを利用したシーケンシャル復号器についてのも
のである。同図に於いて、２１はスタックメモリ部、２
２−１．２２−２は２分割されたメトリック・スタック
メモリ （ＶＡＬＵＥｌ、ＶＡＬＵＥ２） 、２３は深
さスタックメモリ（ＤＥＰＴＨ） 、２４は内部状態ス
タックメモリ（ＳＴＡＴＥ）、２５はパス・スタックメ
モリ （ＰＡＴＨＰ） 、２６は受信バッファ、２７は
内部状態、パスメトリック計算部、２８はノード検索部
、２９は深さ計算部、３０はバストレース部、３１−１
．３１−２はスタックポインタ（ＳＴＡＫＰＴＩ、５Ｔ
ＡＫＰＴ２） 、３２はサブスタック（ＡＵＸＰＴ）で
ある。FIG. 3 is a block diagram of another embodiment of the present invention, which is a sequential decoder using a substack. In the figure, 21 is a stack memory section;
2-1.22-2 is the metric stack memory divided into two (VALUEl, VALUE2), 23 is the depth stack memory (DEPTH), 24 is the internal state stack memory (STATE), and 25 is the path stack memory (PATHP). ), 26 is a reception buffer, 27 is an internal state, path metric calculation section, 28 is a node search section, 29 is a depth calculation section, 30 is a bus trace section, 31-1
．． 31-2 is the stack pointer (STAKPTI, 5T
AKPT2), 32 is a substack (AUXPT).
前述の実施例と同様にメトリック・スタックメモリ２２
−１．２２−２は２分割され、それぞれに対応してスタ
ックポインタ３１７１．３１−２が設けられている。又
これらのスタックポインタ３１−１．３１．−２とサブ
スタック３２との間で情報の転送を行い、ノード検索部
２８に於いては、サブスタック３２を用いて最大パスメ
トリックを持つノードを検索する。このサブスタック３
２の動作を、第４図を参照して簡単に説明する。As in the previous embodiment, the metric stack memory 22
-1.22-2 is divided into two parts, and stack pointers 3171.31-2 are provided corresponding to each part. Also, these stack pointers 31-1.31. -2 and the substack 32, and the node search unit 28 uses the substack 32 to search for a node with the maximum path metric. This substack 3
The operation of step 2 will be briefly explained with reference to FIG.
第４図（Ａ）、 （Ｂ）、 （Ｃ）に於いて、５Ｔ
ＡＫＰＴはスタックポインタ３１−１．３１−２、ＶＡ
ＬＵＥはメトリック・スタックメモリ２２−１．２２−
２．５ＴＡＴＥ等は内部状態スタックメモリ２４．深さ
スタックメモリ２３．パス・スタックメモリ２５等のス
タックメモリ、ＡＵＸＰＴはサブスタック３２を示す。In Figure 4 (A), (B), (C), 5T
AKPT is stack pointer 31-1.31-2, VA
LUE is metric stack memory 22-1.22-
2.5TATE etc. are internal state stack memory 24. Depth stack memory 23. A stack memory such as the path stack memory 25 and AUXPT indicate the substack 32.
又Ｅはエンプティを示す。スタックポインタ５ＴＡＫＰ
Ｔ、メトリック・スタックメモリＶＡＬＵＥ、内部状態
スタックメモリ５ＴＡＴＥ等のアドレスは、ノードに対
応したものであり、又サブスタックＡＵＸＰＴは、パス
メトリックに対応したアドレスを有するものである。Also, E indicates empty. stack pointer 5TAKP
The addresses of T, metric stack memory VALUE, internal state stack memory 5TATE, etc. correspond to nodes, and substack AUXPT has addresses corresponding to path metrics.
第４図の（Ａ）に於いて、ノードａはアドレス０に対応
し、ノードａのパスメトリックは０であるから、アドレ
スＯのメトリンク・スタックメモリＶＡＬＵＥには０が
書込まれる。又ノードから技を伸ばした２個のノードｂ
、ｃはアドレス１゜２に対応し、それらのノードｂ、ｃ
のパスメトリックは−１，−２であるから、アドレス１
，２のメトリック・スタックメモリＶＡＬＵＥに、その
パスメトリックの−ｌ、−２が書込まれ、又サブスタッ
クＡＵＸＰＴのパスメトリックの値をアドレスとして、
ノードｂ、ｃに対応したアドレスの１．２が書込まれる
。この場合、最大のバスメトリンクを持つノードは、サ
ブスタックＡＵＸＰＴの矢印で示すアドレスに書込まれ
た１に対応するものであり、アドレス１に対応するノー
ドはｂであるから、最大のパスメトリックを持つノード
ｂから枝が伸ばされることになる。In FIG. 4A, node a corresponds to address 0, and the path metric of node a is 0, so 0 is written to the metric stack memory VALUE of address O. Also, two nodes b that extended the technique from the node
, c correspond to address 1゜2, and those nodes b, c
Since the path metrics of are -1 and -2, address 1
, 2, the path metrics -l and -2 are written to the metric stack memory VALUE of the substack AUXPT, and the path metric value of the substack AUXPT is used as the address.
Addresses 1.2 corresponding to nodes b and c are written. In this case, the node with the largest bus metric link corresponds to 1 written to the address indicated by the arrow in substack AUXPT, and the node corresponding to address 1 is b, so the node with the largest path metric A branch will be extended from node b with .
この場合、メトリック・スタックメモリＶＡＬＵＥやス
タックポインタ５ＴＡＫＰＴ等を分割しないものとして
説明しているが、第３図に示すように、本発明の実施例
に於いては、２分割されているから、ノードｂ、ｃにつ
いてのパスメトリックの書込み、及び内部状態スタック
メモリ５ＴＡＴＥ等への書込みは、それぞれ並列的に同
時に行われるものである。In this case, the explanation has been made assuming that the metric stack memory VALUE, stack pointer 5TAKPT, etc. are not divided, but as shown in FIG. 3, in the embodiment of the present invention, they are divided into two, so the node Writing of the path metrics for b and c and writing to the internal state stack memory 5TATE and the like are performed simultaneously in parallel.
第４図の（Ｂ）は、ノードｂから技を伸ばした状態を示
し、ノードｄ、ｅがアドレス３．４に対応し、それらの
アドレス３，４のメトリック・スタックメモリＶＡＬＵ
Ｅに、ノードｄ、ｅのパスメトリック＋３．−２が書込
まれ、サブスタックＡＵＸＰＴのパスメトリック＋３に
対応したアドレスに、ノードｄに対応したアドレスの３
が書込まれ、パスメトリック−２に対応したアドレスに
、ノードｅのアドレスの４が書込まれる。この場合も、
前述の場合と同様に、ノードｄ、ｅについてのパスメト
リック、内部状態等の書込みは、１回の書込動作で行わ
れる。(B) in FIG. 4 shows the state where the technique has been extended from node b, nodes d and e correspond to addresses 3.4, and the metric stack memory VALU of those addresses 3 and 4 is
E is the path metric of nodes d and e +3. -2 is written to the address corresponding to the path metric +3 of substack AUXPT, and 3 of the address corresponding to node d is written.
is written, and the address of node e, 4, is written to the address corresponding to path metric -2. In this case too,
As in the case described above, path metrics, internal states, etc. for nodes d and e are written in one write operation.
そして、前回のサブスタックＡＵＸＰＴのパスメトリッ
ク−２に対応したアドレスには、２が記憶されていたか
ら、この２を、ノードｅに対応するアドレス４のスタッ
クポインタ５ＴＡＫＰＴに書込み、ノードＣ（アドレス
２）と同一のバスメトリンクであることを示す。又最大
のパスメトリックを持つノードとして、サブスタックＡ
ｔＪＸＰＴのパスメトリック＋３に対応するアドレスに
３が書込まれているから、このサブスタックＡＵＸＰＴ
を検索し、矢印で示すように最大のパスメトリックを持
つノードに対応するアドレスの３を見つけることができ
、その３のアドレスに対応するノードｄから技が伸ばさ
れる。Then, since 2 was stored in the address corresponding to path metric -2 of the previous substack AUXPT, this 2 is written to the stack pointer 5TAKPT of address 4 corresponding to node e, and node C (address 2) and Indicates that they are the same busmet link. Also, as the node with the largest path metric, substack A
Since 3 is written to the address corresponding to the path metric +3 of tJXPT, this substack AUXPT
As shown by the arrow, address 3 corresponding to the node with the maximum path metric can be found, and the technique is extended from node d corresponding to address 3.
第４図の（Ｃ）は、ノードｄから技を伸ばした状態を示
し、ノードｆ２ｇはアドレス５，６に対応し、それらの
ノードｆ１ｇのパスメトリックは＋４．＋２であるから
、アドレス５．６のメトリック・スタックメモリＶＡＬ
ＵＥに、そのパスメトリック＋４．＋２が書込まれ、又
サブスタックＡＵＸＰＴのパスメトリック＋４．＋２に
対応したアドレスに、ノードｆ２ｇに対応したアドレス
の５．６が書込まれる。この場合、最大のパスメトリッ
クを持つノードは、サブスタックＡ、 Ｕ Ｘ ＰＴを
検索することにより、アドレス５に対応するノードｆで
あることが直ちに判る。(C) of FIG. 4 shows a state in which the technique has been extended from node d, node f2g corresponds to addresses 5 and 6, and the path metric of those nodes f1g is +4. +2, so the metric stack memory VAL at address 5.6
The UE has its path metric +4. +2 is written, and the path metric of substack AUXPT is +4. The address 5.6 corresponding to node f2g is written to the address corresponding to +2. In this case, it can be immediately determined that the node with the largest path metric is the node f corresponding to address 5 by searching substack A, U X PT.
この実施例に於いても、前述の実施例と同様にスタック
メモリ部２１の回路規模を縮小することが可能となり、
且つ並列的に同時に書込みを行うことができるから、復
号処理速度を向上することができる。又他の周辺構成部
分の動作については、従来例及び前述の実施例と同様で
あるから、重複した説明は省略する。In this embodiment as well, it is possible to reduce the circuit scale of the stack memory section 21 as in the previous embodiment,
Moreover, since writing can be performed simultaneously in parallel, the decoding processing speed can be improved. Furthermore, since the operations of other peripheral components are the same as those of the conventional example and the above-described embodiments, repeated explanations will be omitted.
以上説明したように、本発明は、スタックアルゴリズム
を用いて畳込み符号の誤り訂正復号を行うシーケンシャ
ル復号器に於いて、符号化率が、ｎ ／ ｍの場合に、
２１１個に分割したメトリック・スタックメモリ２−１
〜２−ｒ （ｒ＝２′″）を設け、又同−の親ノード
を持つ子ノードに対して、深さスタックメモリ３．内部
状態スタックメモリ４及びパス・スタックメモリ５を共
有させたものであり、スタックメモリ部１のメモリ容量
としては、ｌ／２’に減少させることが可能となり、そ
れによって回路規模を縮小することができる。又各スタ
ックメモリ２，３，４．５に対する書込アクセスは、符
号化率に関係なく１回で済むことになり、復号処理の高
速化を図ることができる利点がある。As explained above, the present invention provides a sequential decoder that performs error correction decoding of convolutional codes using a stack algorithm, when the coding rate is n/m.
Metric stack memory divided into 211 pieces 2-1
~2-r (r=2''') is provided, and the depth stack memory 3, internal state stack memory 4, and path stack memory 5 are shared by child nodes with the same parent node. Therefore, the memory capacity of the stack memory unit 1 can be reduced to 1/2', thereby reducing the circuit scale. Access is only required once regardless of the coding rate, which has the advantage of speeding up the decoding process.
第１図は本発明の原理ブロック図、第２図は本発明の一
実施例のブロック図、第３図は本発明の他の実施例のブ
ロック図、第４図はサブスタックの説明図、第５図は従
来例のブロック図、第６図はスタックアルゴリズムのフ
ローチャート、第７図は復号過程説明図である。
１はスタックメモリ部、２−１〜２−ｒはメトリンク・
スタックメモリ （ＶＡＬＵＥＩ〜ＶＡＬＵＥｒ） 、
３は深さスタックメモリ （ＤＥＰＴＨ）、４は内部状
態スタックメモリ （ＳＴＡＴＥ）、５はパス・スタッ
クメモリ （ＰＡＴＨＰ） 、６は受信バッファ、７は
内部状態、パスメトリック計算部、８はノード検索部、
９は深さ計算部、１０はバストレース部である。FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, FIG. 3 is a block diagram of another embodiment of the present invention, and FIG. 4 is an explanatory diagram of a sub-stack. FIG. 5 is a block diagram of a conventional example, FIG. 6 is a flowchart of a stack algorithm, and FIG. 7 is an explanatory diagram of a decoding process. 1 is a stack memory section, 2-1 to 2-r are metlink/
Stack memory (VALUEI~VALUEr),
3 is depth stack memory (DEPTH), 4 is internal state stack memory (STATE), 5 is path stack memory (PATHP), 6 is reception buffer, 7 is internal state, path metric calculation section, 8 is node search section ,
9 is a depth calculation section, and 10 is a bus trace section.
Claims (1)
を用いて畳込み符号を復号するシーケンシャル復号器に
於いて、 前記スタックメモリ部（１）は、符号化率がｎ／ｍの時
にノードから伸ばす枝の数を２＾ｎとし、２＾ｎ個のパ
スメトリックを並列的に書込むように２＾ｎ個に分割し
たメトリック・スタックメモリ（２−１〜２−ｒ）と、 同一の親ノードを持つ子ノードにそれぞれ共有させ、ノ
ードの木構造に於ける深さを記憶する深さスタックメモ
リ（３）、ノードの内部状態を記憶する内部状態スタッ
クメモリ（４）及び各ノードの木構造に於ける親ノード
を記憶するパス・スタックメモリ（５）を備えた ことを特徴とするシーケンシャル復号器。[Claims] In a sequential decoder that includes a stack memory section (1) and decodes convolutional codes using a stack algorithm, the stack memory section (1) has a coding rate of n/m. Metric stack memory (2-1 to 2-r) divided into 2^n pieces so that the number of branches extending from a node at a time is 2^n, and 2^n path metrics are written in parallel; A depth stack memory (3) that is shared among child nodes having the same parent node and stores the depth in the tree structure of the node, an internal state stack memory (4) that stores the internal state of the node, and each node. A sequential decoder comprising a path stack memory (5) for storing parent nodes in a tree structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27197786A JPS63126326A (en) | 1986-11-17 | 1986-11-17 | Sequential decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27197786A JPS63126326A (en) | 1986-11-17 | 1986-11-17 | Sequential decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126326A true JPS63126326A (en) | 1988-05-30 |
Family
ID=17507434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27197786A Pending JPS63126326A (en) | 1986-11-17 | 1986-11-17 | Sequential decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126326A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109226A (en) * | 1989-11-22 | 1992-04-28 | International Business Machines Corporation | Parallel processors sequentially encoding/decoding compaction maintaining format compatibility |
| US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
-
1986
- 1986-11-17 JP JP27197786A patent/JPS63126326A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109226A (en) * | 1989-11-22 | 1992-04-28 | International Business Machines Corporation | Parallel processors sequentially encoding/decoding compaction maintaining format compatibility |
| US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
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