JPS63125032A - Data bus repeating installation - Google Patents
Data bus repeating installationInfo
- Publication number
- JPS63125032A JPS63125032A JP61271289A JP27128986A JPS63125032A JP S63125032 A JPS63125032 A JP S63125032A JP 61271289 A JP61271289 A JP 61271289A JP 27128986 A JP27128986 A JP 27128986A JP S63125032 A JPS63125032 A JP S63125032A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- power supply
- power
- computer
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009434 installation Methods 0.000 title abstract 2
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000011144 upstream manufacturing Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ転送用バスの中継装置に関し、更に詳
しくは、中継するバスの上流側と下流側とがそれぞれ異
なった電源装置によって駆動されているようなデータバ
ス中継装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a relay device for a data transfer bus. The invention relates to data bus relay devices such as those shown in the figure.
（従来の技術）
第３図は、中継するバスの上流側と下流側とがそれぞれ
異なった電源装置によって駆動されるデータバス中継装
置の構成ブロック図である。(Prior Art) FIG. 3 is a configuration block diagram of a data bus relay device in which the upstream side and downstream side of a bus to be relayed are driven by different power supplies, respectively.
図において、ＢＳｌは上流側バスで、これにはシステム
全体を管理する計算機１やＩ／Ｏ装置２が接続されてい
る。３は第１の電源装置で、上流側バスＢＳｔに接続さ
れた計算機１ 、 Ｉ１０装置２に対して動作用の電力
を供給している。 ＢＳ２は下流側バスで、これには複
数のＩ／Ｏ装置４．５．６が接続されている。７は上流
側バスＢＳ１と下流側バス８８２との間に設置され、上
流側バスＢ８ｉと下流側バスＢＳ２を通るデータを中継
する中継装置である。In the figure, BS1 is an upstream bus to which a computer 1 that manages the entire system and an I/O device 2 are connected. Reference numeral 3 denotes a first power supply device, which supplies operating power to the computer 1 and the I10 device 2 connected to the upstream bus BSt. BS2 is a downstream bus to which a plurality of I/O devices 4.5.6 are connected. A relay device 7 is installed between the upstream bus BS1 and the downstream bus 882, and relays data passing through the upstream bus B8i and the downstream bus BS2.
８は第２の電源装置で、中継装置７．下流側バスＢ８２
に接続された複数のＩ１０装置４．５．６に対して動作
用電力を供給している。8 is a second power supply device, and relay device 7.8 is a second power supply device. Downstream bus B82
It supplies operating power to a plurality of I10 devices 4.5.6 connected to.
（発明が解決しようとする問題点）
このように構成されるシステムにおいて、例えば、第２
の電源装置８が停電し、短かい時間に復電したような場
合、それにより計算機１からいずれかのＩ１０装置への
アクセスが失敗すると、その原因がＩ１０装置の故障に
よるものか、電源装置８の停電によるものか判断ができ
ず、その後のエラー処理が確定的でなくなるという問題
点がある。(Problem to be solved by the invention) In a system configured in this way, for example, the second
If the power supply 8 of the power supply 8 loses power and is restored in a short period of time, if access from the computer 1 to any of the I10 devices fails, the cause may be a failure of the I10 device, or the power supply 8 There is a problem in that it cannot be determined whether the problem is due to a power outage, and subsequent error handling becomes uncertain.
なお、第２の電源装置のみの停電は、第１の電源装置ｔ
３とは入力の給電系統が異なる場合や、同一の給電系統
であっても負荷の違いがあるような場合、容易に発生し
得る。In addition, if a power outage occurs only in the second power supply, the first power supply
This can easily occur if the input power supply system is different from 3, or if the load is different even if the power supply system is the same.
上述した問題点を解決するひとつの手法として、第１の
電源装置３と、第２の電源装置８との間で協調を取る手
法が考えられる。すなわち、第２の電源装［８が停電を
検出し、その出力をオフにする際は、第１の電源装置３
にもそれを伝達し、第１の電源装置でも停電を発生させ
る。第１の電源装置３の停電により、計算機１は停電の
発生を認知できる。As one method for solving the above-mentioned problems, a method for coordinating between the first power supply device 3 and the second power supply device 8 can be considered. That is, when the second power supply device [8 detects a power outage and turns off its output, the first power supply device 3
This is also transmitted to the first power supply, causing a power outage in the first power supply unit as well. Due to the power outage of the first power supply device 3, the computer 1 can recognize the occurrence of the power outage.
しかしながら、このような手法によれば、第１の電源装
置３と第２の電源装置ｌ１１．８間でのダイレクトな信
号伝送手段が必要となり、各電源装置を特殊な構成にし
なければならない。また、上流側バスＢ８１に複数の中
継装置を介して複数の下流側バスＢ８２が接続されるよ
うなシステムにおいては、ひとつの電源装置の故障によ
り、システム全体がダウンすることとなり、故障の独立
性が保てないという問題点がある。However, according to such a method, direct signal transmission means between the first power supply device 3 and the second power supply device l11.8 is required, and each power supply device must have a special configuration. In addition, in a system where multiple downstream buses B82 are connected to the upstream bus B81 via multiple relay devices, a failure in one power supply unit will cause the entire system to go down, and the independence of the failure The problem is that it cannot be maintained.
本発明は、このような問題点に鑑みてなされたもので、
その目的は、第２の電源装置に停電が発生し、それによ
シ計算機１から下流側バスＢＳ２に接続される！浄装置
に対するアクセスに失敗した時も、そのアクセス失敗が
電源装置の停電によるものであると認知可能とし、アク
セス失敗時のエラー処理を正確に行なえるようにしたデ
ータバス中継装置を実現しようとするものである。The present invention was made in view of these problems, and
The purpose is that a power outage occurs in the second power supply, so that the computer 1 is connected to the downstream bus BS2! To realize a data bus relay device that can recognize that the access failure is due to a power outage in the power supply device even when access to a storage device fails, and that can accurately handle errors when access fails. It is something.
（問題点を解決するための手段）
前記した問題点を解決する本発明は、データ転送のマス
タとなる計算機と、この計算機に接続された上流側バス
と、前記計算機及び上流側バスに接続される装置に対し
て電力を供給する第１の電源装置と、下流側バスと、前
記上流側バスと下流側バスとの間に設置され両バス間の
データ中継を行なう中継装置と、前記下流側バスに接続
され前記計算機との間でデータの授受を行なうＩ１０装
置と、このＩ１０装置及び前記中継装置に対して電力を
供給する第２の電源装置とからなり、前記中継装置に、
前記第２の電源装置の停電を検出する停電検出手段と、
この停電検出手段によって電源の復帰が検出された時セ
ットされるフリップフロッグと、このフリップフロップ
の状態を前記上流側バスを経由して読み出し可能とする
とともに、上流側バスを経由してフリップフロップをリ
セットする回路手段とを設けたことを特徴とするもので
ある。(Means for Solving the Problems) The present invention, which solves the above-mentioned problems, includes a computer that is a data transfer master, an upstream bus connected to this computer, and a computer connected to the computer and the upstream bus. a first power supply device that supplies power to a device that is connected to the downstream side; a downstream bus; a relay device installed between the upstream bus and the downstream bus that relays data between the two buses; It consists of an I10 device that is connected to a bus and exchanges data with the computer, and a second power supply device that supplies power to the I10 device and the relay device, and the relay device has a
power outage detection means for detecting a power outage of the second power supply device;
The flip-flop that is set when power is restored by the power failure detection means and the state of this flip-flop can be read out via the upstream bus, and the flip-flop can be read out via the upstream bus. The present invention is characterized in that it is provided with circuit means for resetting.
（作用）
電源装置８が停電し、再び復帰するような事故が発生す
ると、その状態が７リツプフロツプ７５にメモリされる
。従って計算機１が、１浄装置に対するアクセスを実施
し、それが失敗した場合、フリップフロップの状態を読
み出すことにより、アクセスの失敗が電源装置に起因す
るものなのか、Ｉ１０装置に起因するものかを正確に知
ることができる。(Function) If an accident occurs in which the power supply device 8 loses power and then returns to normal operation, the state is stored in the 7-lip flop 75. Therefore, when computer 1 attempts to access the I10 device and the access fails, it can be determined whether the access failure is due to the power supply or the I10 device by reading the state of the flip-flop. You can know exactly.
（実施例）
第１図は、本発明に係る装置の一例を示す構成ブロック
図である。図足おいて、第３図の各部分と対応するもの
には同一符号を付して示す。１はデータ転送のマスタと
なる計算機である。この計算機に接続された上流側バス
ＢＳｉ及び下流側バスＢＳ２は、制御信号を転送する制
御信号バスＢ１と、アドレス信号及びデータ信号を転送
するデータバスＢ２とからなる。４．５．６は下流側バ
スＢＳ２に接続され、計算機１との間でデータの授受を
行なうＩ１０装置、７は上流側バスと下流側バスとを結
び、両バス間のデータ中継を行なう中継装置で、各Ｉ１
０装置４．５．６とともに、第２の電源装置８から電力
が供給されて動作する。(Example) FIG. 1 is a configuration block diagram showing an example of an apparatus according to the present invention. In the figures, parts corresponding to those in FIG. 3 are designated by the same reference numerals. 1 is a computer that serves as a data transfer master. The upstream bus BSi and downstream bus BS2 connected to this computer consist of a control signal bus B1 that transfers control signals, and a data bus B2 that transfers address signals and data signals. 4.5.6 is an I10 device that is connected to the downstream bus BS2 and exchanges data with the computer 1; 7 is a relay that connects the upstream bus and the downstream bus and relays data between the two buses; In the device, each I1
0 device 4.5.6, it operates by being supplied with power from the second power supply device 8.
この中継装置７において、７１は制御信号バスＢ１を介
して計算機１からの制御信号を入力し、中継装置内の各
部分を制御するとともに、下流側バスＢＳ２への制御信
号を作るバス中継制御部、７２゜７３はデータバスＢ２
に挿入されたバスバッファ部である。７４は第２の電源
装置８からパワーステータス信号を入力し、この電源装
置の停電及びその復帰を検出する停電検出手段、７５は
停電検出手段７４からの信号を入力し、停電検出手段７
４によって電源装置８の、停電からの復帰が検出された
時、セットされるフリップフロップ、７６は７リツプフ
ロツプ７５の状態を、上流側バスＢＳ１を介して計算機
１が読み出し可能とするとともに、上流側バスＢ８１を
介して、フリップフロップ７５をリセットする読出しリ
セット回路で、アドレス信号をデコードするアドレスデ
コード部７７と、ゲート７８からなる。ここでゲート７
８は、アドレスデコード部７７からの７リツプフロツプ
７５の状態読出しを指示するイネエーブル信号ＥＮによ
って制御される。In this relay device 7, a bus relay control unit 71 inputs the control signal from the computer 1 via the control signal bus B1, controls each part in the relay device, and generates a control signal to the downstream bus BS2. , 72°73 is data bus B2
This is a bus buffer section inserted into the bus buffer. 74 inputs a power status signal from the second power supply device 8 and detects a power failure and its recovery. 75 receives a signal from the power failure detection means 74 and detects a power failure detection means 7.
A flip-flop 76 is set when recovery from a power failure is detected in the power supply 8 by 4, and the state of the 7 flip-flop 75 is made readable by the computer 1 via the upstream bus BS1, and This is a read reset circuit that resets the flip-flop 75 via the bus B81, and includes an address decoding section 77 that decodes an address signal, and a gate 78. here gate 7
8 is controlled by an enable signal EN which instructs readout of the state of the 7 lip-flop 75 from the address decoder 77.
このように構成した装置の動作を次に通常の動作時と停
電発生時とに分けて説明する。Next, the operation of the apparatus configured as described above will be explained separately during normal operation and when a power outage occurs.
（通常動作時）
中継装置７において、バス中継制御部７１は、上流側バ
スＢＳ１を経由して計算機１からの制御信号を入力し、
バスバッファ部７２．７３の開閉の制御を行なうととも
に、下流側バスＢＳ２の制御信号を作シ出す。アドレス
デコーダ部７７は、上流側バスＢＳｉを経由して計算機
１からアドレス信号を入力し、下流側バス８Ｂ２へ中継
するか、フリップフロップ７５にアクセスするかを判定
している。(During normal operation) In the relay device 7, the bus relay control unit 71 inputs the control signal from the computer 1 via the upstream bus BS1, and
It controls opening and closing of the bus buffer sections 72 and 73, and generates a control signal for the downstream bus BS2. The address decoder section 77 receives an address signal from the computer 1 via the upstream bus BSi, and determines whether to relay it to the downstream bus 8B2 or access the flip-flop 75.
また、バス中継制御部７１からリード／ライト（Ｒ／Ｗ
） 及びタイミング信号が与えられ、バス中継制御
部７１に、下流側バスＢＳ２を選択していることを示す
バス２アクセス信号を出力している。Also, read/write (R/W) is performed from the bus relay control unit 71.
) and a timing signal, and outputs a bus 2 access signal indicating that the downstream bus BS2 is selected to the bus relay control unit 71.
これによシ、中継装置７は、計算機１が、上流側バスＢ
Ｓｉ 、下流側バスＢＳ２を介してＩ１０装置ヘアクセ
スするための中継装置として働き、計算機１からのアド
レス信号やｘ７ｏ装置への書き込みデータ信号、Ｉ１０
装置からの読み出しデータ信号を中継する。Accordingly, the relay device 7 allows the computer 1 to connect to the upstream bus B.
Si acts as a relay device for accessing the I10 device via the downstream bus BS2, and receives address signals from the computer 1, write data signals to the x7o device, and the I10
Relays the read data signal from the device.
（停電発生時）
通常動作時において、第２の電源装置８が何んらかの原
因で停電し、かつ、その停電中に計算機。(When a power outage occurs) During normal operation, the second power supply device 8 experiences a power outage for some reason, and during the power outage, the computer.
１が下流側バスＢＳ２に接続されたＩ／Ｏ装置に対して
アクセスし、そのアクセスが失敗（無応答）し九ような
場合、計算機１は中継装置７内のフリップフロップ７５
の状態をリードするアクセスを行なう。一方、中継装置
７内の停電検出手段７４は、第２の電源装置８の停電を
検出するとともに、電源の復帰が検出された時点で、フ
リップフロップ７５をセット（’１’の状態）する。電
源が停電した後も復電が行なわれていない場合、中継装
置７に電力が供給されなくなり、動作不能となる。When computer 1 accesses an I/O device connected to downstream bus BS2 and the access fails (no response), computer 1 accesses flip-flop 75 in relay device 7.
Performs an access to read the state of. On the other hand, the power failure detection means 74 in the relay device 7 detects a power failure in the second power supply device 8 and sets the flip-flop 75 (to the state of '1') at the time when the restoration of the power supply is detected. If the power is not restored even after a power outage, power is no longer supplied to the relay device 7 and it becomes inoperable.
第２図は計算機１が行なう動作の一例を示すフローチャ
ートである。FIG. 2 is a flowchart showing an example of the operation performed by the computer 1.
計算機１は、フリップフロップ７５の状態をリードした
結果、無応答（１０′の状態）であれば、電源装置８を
含み、下流側バスＢＳ２に接続された系統（第２バス系
統）全体がフェイルと認知する。As a result of reading the state of the flip-flop 75, the computer 1 determines that if there is no response (state 10'), the entire system (second bus system) including the power supply device 8 and connected to the downstream bus BS2 has failed. I recognize that.
何んらかの応答があった場合、フリップフロップ７５の
状態が１１１か％□Ｉかを判断する。ここで、１１′で
あれば、第２の電源装置８が停電したことによるアクセ
ス失敗と認知するとともに、フリップフロップ７５をリ
セットする。また、１０′であれば、Ｉ／Ｏ装置の故障
によるアクセス失敗と認知し、予じめシステムで定めた
Ｉ１０装置のエラー処理を実行する。If there is any response, it is determined whether the state of the flip-flop 75 is 111 or %□I. Here, if it is 11', it is recognized that the access has failed due to a power outage in the second power supply device 8, and the flip-flop 75 is reset. If it is 10', it is recognized as an access failure due to a failure of the I/O device, and error processing for the I10 device determined in advance by the system is executed.
（発明の効果）
以上説明し九ように、本発明の装置によれば、計算機１
がｘ７ｏ装置に対してアクセスし、そのアクセスが失敗
した場合、その原因がＩ１０装置自身によるものか、電
源の停電あるいは中継装置の故障によるものかを正確に
判断することができ、エラー処理や保守作業を容易に行
なうことができる。(Effects of the Invention) As explained above, according to the apparatus of the present invention, the computer 1
When accessing the Work can be done easily.
また、このような効果を実現するために、電源装置に特
別な構成を要求しないので、電源装置として安価で汎用
性のあるものを使用できる。Further, in order to achieve such effects, no special configuration is required for the power supply device, so that an inexpensive and versatile power supply device can be used.
第１図は本発明に係る装置の一例を示す構成ブロック図
、第２図はその動作を示すフローチャート、第３図はデ
ータバス中継装置の構成ブロック図である。
１°°°計算機、ＢＳｌ・・・上流側バス、ＢＳ２・・
・下流側バス、 ３．８・・・電源装置、 ２．４
．５゜６・・弓１０装置、 ７・・・中継装置、
７４・・・停電検出手段、 ７５・・・フリップフロ
ップ、７６・・・読出しリセット回路
第２図
第３図FIG. 1 is a configuration block diagram showing an example of a device according to the present invention, FIG. 2 is a flowchart showing its operation, and FIG. 3 is a configuration block diagram of a data bus relay device. 1°°° Computer, BSl... Upstream bus, BS2...
・Downstream bus, 3.8...Power supply device, 2.4
．． 5゜6... Bow 10 devices, 7... Relay device,
74...Power failure detection means, 75...Flip-flop, 76...Reading reset circuit Fig. 2 Fig. 3
Claims (1)
された上流側バスと、前記計算機及び上流側バスに接続
される装置に対して電力を供給する第１の電源装置と、
下流側バスと、前記上流側バスと下流側バスとの間に設
置され両バス間のデータ中継を行なう中継装置と、前記
下流側バスに接続され前記計算機との間でデータの授受
を行なうＩ／Ｏ装置と、このＩ／Ｏ装置及び前記中継装
置に対して電力を供給する第２の電源装置とからなり、
前記中継装置に、前記第２の電源装置の停電を検出する
停電検出手段と、この停電検出手段によって電源の復帰
が検出された時セットされるフリップフロップと、この
フリップフロップの状態を前記上流側バスを経由して読
み出し可能とするとともに、上流側バスを経由してフリ
ップフロップをリセットする回路手段とを設けたことを
特徴とするデータバス中継装置。a computer that is a master for data transfer; an upstream bus connected to the computer; and a first power supply device that supplies power to devices connected to the computer and the upstream bus;
a downstream bus, a relay device installed between the upstream bus and the downstream bus to relay data between both buses, and an I that is connected to the downstream bus and exchanges data with the computer; /O device, and a second power supply device that supplies power to the I/O device and the relay device,
The relay device includes a power failure detection means for detecting a power failure in the second power supply device, a flip-flop that is set when the power failure detection means detects a power restoration, and a state of the flip-flop that is detected on the upstream side. What is claimed is: 1. A data bus relay device, characterized in that it is capable of being read via a bus, and further includes circuit means for resetting a flip-flop via an upstream bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271289A JPH0630502B2 (en) | 1986-11-14 | 1986-11-14 | Data bus relay device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271289A JPH0630502B2 (en) | 1986-11-14 | 1986-11-14 | Data bus relay device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63125032A true JPS63125032A (en) | 1988-05-28 |
| JPH0630502B2 JPH0630502B2 (en) | 1994-04-20 |
Family
ID=17497979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271289A Expired - Fee Related JPH0630502B2 (en) | 1986-11-14 | 1986-11-14 | Data bus relay device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630502B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235549U (en) * | 1988-08-29 | 1990-03-07 |
-
1986
- 1986-11-14 JP JP61271289A patent/JPH0630502B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235549U (en) * | 1988-08-29 | 1990-03-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630502B2 (en) | 1994-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63125032A (en) | Data bus repeating installation | |
| JPS60192447A (en) | Faulty data reception preventing circuit | |
| JPH07134601A (en) | Double bus control method | |
| JPS6357823B2 (en) | ||
| JPS5952861B2 (en) | Transfer device switching method for asynchronous processing system | |
| JP2637653B2 (en) | Redundant controller | |
| KR19980067077A (en) | Redundant Control System and Its Control Method | |
| JP2946541B2 (en) | Redundant control system | |
| JPH0152774B2 (en) | ||
| JPS5911455A (en) | Redundancy system of central operation processing unit | |
| JPS61134846A (en) | Electronic computer system | |
| JP3012402B2 (en) | Information processing system | |
| JPS62249250A (en) | Memory device | |
| JP2847920B2 (en) | Bus relay device | |
| JPS5998235A (en) | Input and output controller | |
| JPH0137769B2 (en) | ||
| JPS62140155A (en) | Automatic switching circuit for data bus of device | |
| JPH01284947A (en) | Duplex bus switching method | |
| JPS5827540B2 (en) | information processing equipment | |
| JPH0250737A (en) | Duplex system | |
| JPS62137654A (en) | Controlling system for duplicated bus | |
| JPH01158554A (en) | Data processing system providing dma device | |
| JPH02173832A (en) | Duplex controller | |
| JPH03169142A (en) | Data transfer device | |
| JPS59139423A (en) | General-purpose interface device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |