JPS6312030A - 情報処理装置のエラ−処理機構 - Google Patents
情報処理装置のエラ−処理機構Info
- Publication number
- JPS6312030A JPS6312030A JP61155583A JP15558386A JPS6312030A JP S6312030 A JPS6312030 A JP S6312030A JP 61155583 A JP61155583 A JP 61155583A JP 15558386 A JP15558386 A JP 15558386A JP S6312030 A JPS6312030 A JP S6312030A
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- JP
- Japan
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- error
- operand
- read
- buffer
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、先行制御方式の情報処理装置に適用されるエ
ラー処理機構に関するものである。
ラー処理機構に関するものである。
従来の技術
一般に、先行制御を採用している情報処理装置では、メ
インメモリから読出されてバッファに一時的に蓄えられ
た命令であっても与実際には実行されない場合がある。
インメモリから読出されてバッファに一時的に蓄えられ
た命令であっても与実際には実行されない場合がある。
例えば、先行の命令が条件付分岐命令である場合、その
条件の成立、不成立はこの命令の実行後でないと判明し
ないため、後続の命令の先取りはなんらかの予測に基づ
いて行われ、もしこの予測がはずれた場合には、先取り
された命令は実行されない。
条件の成立、不成立はこの命令の実行後でないと判明し
ないため、後続の命令の先取りはなんらかの予測に基づ
いて行われ、もしこの予測がはずれた場合には、先取り
された命令は実行されない。
従来、上述のような先行制御を採用している情報処理装
置においても、メインメモリからの先行読出しの際にパ
リティエラーなどが検出された場合、その旨の通知がア
クセス元の装置に行われ、アクセス元の装置はこのエラ
ー通知に基づきリトライなどのエラー処理を開始してい
る。
置においても、メインメモリからの先行読出しの際にパ
リティエラーなどが検出された場合、その旨の通知がア
クセス元の装置に行われ、アクセス元の装置はこのエラ
ー通知に基づきリトライなどのエラー処理を開始してい
る。
発明が解決しようとする問題点
上記従来の情報処理装置では、メインメモリからの先行
読出しに際しエラーが発生した場合直ちにエラー処理を
開始しているので、先行の命令の実行結果いかんによっ
ては実行されなくなる後続の命令についてまでもリトラ
イなどのエラー処理が行われることがあり、処理上の無
駄が生じるという問題がある。
読出しに際しエラーが発生した場合直ちにエラー処理を
開始しているので、先行の命令の実行結果いかんによっ
ては実行されなくなる後続の命令についてまでもリトラ
イなどのエラー処理が行われることがあり、処理上の無
駄が生じるという問題がある。
発明の構成
問題点を解決するための手段
本発明の情報処理機構は、エラー登録バッファと、オペ
ランド・バッファへのオペランドの格納と同時にこのオ
ペランドのエラーフラグをエラー登録バッファに格納さ
せると共に、このオペランド・バッファからのオペラン
ドの読出しと同時に又は先行してエラー登録バッフ宇か
ら対応のエラーフラグを読出させる同期制御手段と、エ
ラー登登バンファから読出されたエラーフラグがエラー
有りを表示しているときには、エラー処理を開始するエ
ラー処理手段とを備え、実際に実行されることになった
命令だけについてそれにエラーがあった場合にはエラー
ラー処理を開始するように構成されている。
ランド・バッファへのオペランドの格納と同時にこのオ
ペランドのエラーフラグをエラー登録バッファに格納さ
せると共に、このオペランド・バッファからのオペラン
ドの読出しと同時に又は先行してエラー登録バッフ宇か
ら対応のエラーフラグを読出させる同期制御手段と、エ
ラー登登バンファから読出されたエラーフラグがエラー
有りを表示しているときには、エラー処理を開始するエ
ラー処理手段とを備え、実際に実行されることになった
命令だけについてそれにエラーがあった場合にはエラー
ラー処理を開始するように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
実施例
第1図は、本発明の一実施例のエラー処理機構を含む先
行制御方式の情報処理装置の構成を示すブロック図であ
る。
行制御方式の情報処理装置の構成を示すブロック図であ
る。
第1図において、メインメモリ1にはオペランドを含む
命令群が格納されている。メインメモリ1から読出され
た命令は、キャッシュ・ライトレジスタ2にセットされ
る。キャッシュメモリ4には、メインメモリ1から先行
読出しされた命令の一部のコピーが格納され、メインメ
モリでのアクセスタイムが高速化される。
命令群が格納されている。メインメモリ1から読出され
た命令は、キャッシュ・ライトレジスタ2にセットされ
る。キャッシュメモリ4には、メインメモリ1から先行
読出しされた命令の一部のコピーが格納され、メインメ
モリでのアクセスタイムが高速化される。
メインメモリlは、命令の読出しに際しその命令に含ま
れるオペランドにパリティエラーが検出されると、読出
した命令をキャッシュ・ライトレジスタ2に転送する代
わりに、エラーフラグ・レジスタ3にエラー・リプライ
信号101を送出してこれをセットさせる。エラーフラ
グ・メモリ5には、キャッシュメモリ4に格納される各
命令に対応してエラーフラグ・レジスタ3から出力され
るエラーフラグが格納される。
れるオペランドにパリティエラーが検出されると、読出
した命令をキャッシュ・ライトレジスタ2に転送する代
わりに、エラーフラグ・レジスタ3にエラー・リプライ
信号101を送出してこれをセットさせる。エラーフラ
グ・メモリ5には、キャッシュメモリ4に格納される各
命令に対応してエラーフラグ・レジスタ3から出力され
るエラーフラグが格納される。
セレクタ6は、メインメモリ1から読出された命令に含
まれるオペランドが直ちに使用される場合には、キャッ
シュメモリ4を経由させずにキャッシュ・リードレジス
タ8に転送する。このオペランドのバイパスに対応して
、そのオペランドのエラーフラグも、セレクタ7を介し
てエラーフラグ・リードレジスタ9にバイパスされる。
まれるオペランドが直ちに使用される場合には、キャッ
シュメモリ4を経由させずにキャッシュ・リードレジス
タ8に転送する。このオペランドのバイパスに対応して
、そのオペランドのエラーフラグも、セレクタ7を介し
てエラーフラグ・リードレジスタ9にバイパスされる。
キャッシュ・リードレジスタ8から転送されたオペラン
ドは、オペランド・バッファ10に一時的に格納される
。すなわち、オペランド・バッファ10には、命令先取
り回路13の制御により先取りされた命令に含まれるオ
ペランドが格納され、その命令の実行時に演算回路12
に転送されるゆ前述のように、オペランド・バッファ1
0に格納されるオペランドは、先取りされたものである
以上、全てが使用されるとは限らない。例えば、先行の
条件付分岐命令を実行した結果、ある予測に基づいて先
取りされた後続の命令の実行が不要になる場合がある。
ドは、オペランド・バッファ10に一時的に格納される
。すなわち、オペランド・バッファ10には、命令先取
り回路13の制御により先取りされた命令に含まれるオ
ペランドが格納され、その命令の実行時に演算回路12
に転送されるゆ前述のように、オペランド・バッファ1
0に格納されるオペランドは、先取りされたものである
以上、全てが使用されるとは限らない。例えば、先行の
条件付分岐命令を実行した結果、ある予測に基づいて先
取りされた後続の命令の実行が不要になる場合がある。
このような場合、先取り済みの後続の命令のオペランド
は使用されず無効となり、必要な命令の読出しが行われ
る。
は使用されず無効となり、必要な命令の読出しが行われ
る。
上記オペランド・バッファ10へのオペランドの格納と
同時に、対応のエラーフラグがエラー登録バフファ11
に格納される。また、オペランド・バッファ10からの
オペランドの読出しと同時に、そのオペランドのエラー
フラグがエラー登録バッファ11から読出される。この
ような同期制御は、クロック信号に基づく周知のタイミ
ング制御によって容易に実現される。
同時に、対応のエラーフラグがエラー登録バフファ11
に格納される。また、オペランド・バッファ10からの
オペランドの読出しと同時に、そのオペランドのエラー
フラグがエラー登録バッファ11から読出される。この
ような同期制御は、クロック信号に基づく周知のタイミ
ング制御によって容易に実現される。
命令先取り回路13は、先取りされた命令のオペレーシ
ョンコード部を格納しておく命令バッファ、アドレス生
成回路、アドレス変換回路などを備えており、キャッシ
ュ・メモリ4への命令フェッチ指示、オペランド読出し
指示、演算回路12に対する演算開始指示などを実行す
る。
ョンコード部を格納しておく命令バッファ、アドレス生
成回路、アドレス変換回路などを備えており、キャッシ
ュ・メモリ4への命令フェッチ指示、オペランド読出し
指示、演算回路12に対する演算開始指示などを実行す
る。
エラーインディケータ・レジスタ14は、エラー登録バ
ッファ11から読出されたエラーフラグがエラーの存在
を示す“1”にセットされている場合には、“1”にセ
ントされる。エラー処理回路15は、エラーインディケ
ータ・レジスタ14が“1”にセットされると、命令の
実行を停止させ、リトライなどのエラー処理を開始する
。
ッファ11から読出されたエラーフラグがエラーの存在
を示す“1”にセットされている場合には、“1”にセ
ントされる。エラー処理回路15は、エラーインディケ
ータ・レジスタ14が“1”にセットされると、命令の
実行を停止させ、リトライなどのエラー処理を開始する
。
この情報処理装置において、メインメモリ1から命令を
読出した時にエラーが検出された場合についてその動作
を補足説明する。
読出した時にエラーが検出された場合についてその動作
を補足説明する。
メインメモリ1からの命令の読出しに際しそのオペラン
ドにエラーが検出されると、メインメモI71から命令
の代わりにエラーリプライ信号101が返され、エラー
フラグ・レジスタ3がセットされる。エラーが検出され
たオペランドが直ちに使用される場合は、セレクタ7を
経由してエラーフラグ・リードレジスタ9にそのオペラ
ンドのエラーフラグが転送され、ここからさらにエラー
登録バッファ11に転送される。
ドにエラーが検出されると、メインメモI71から命令
の代わりにエラーリプライ信号101が返され、エラー
フラグ・レジスタ3がセットされる。エラーが検出され
たオペランドが直ちに使用される場合は、セレクタ7を
経由してエラーフラグ・リードレジスタ9にそのオペラ
ンドのエラーフラグが転送され、ここからさらにエラー
登録バッファ11に転送される。
読出されたオペランドが直ちには使用されない場合には
、エラーフラグ・メモリ5の対応のアドレスにエラーフ
ラグが格納される。上記エラーの検出されたオペランド
が演算回路12で必要になった場合には、オペランド・
バッファ10とエラー登録バッファ11の内容が同時に
読出される。
、エラーフラグ・メモリ5の対応のアドレスにエラーフ
ラグが格納される。上記エラーの検出されたオペランド
が演算回路12で必要になった場合には、オペランド・
バッファ10とエラー登録バッファ11の内容が同時に
読出される。
これに伴いエラーインディケータ・レジスタ14がセッ
トされ、エラー処理回路15によりエラー処理が開始さ
れる。
トされ、エラー処理回路15によりエラー処理が開始さ
れる。
一方、演算回路12で上記のエラーが検出されたデータ
が必要になる前に分岐命令の実行などに伴い先取りされ
たオペランドが不要となった場合には、キャンセル信号
102が出力され、オペランド・バッファ10とエラー
登録バッファ11の内容が無効化され、メインメモリか
らの先行読出しに伴うエラー検出も無効になる。
が必要になる前に分岐命令の実行などに伴い先取りされ
たオペランドが不要となった場合には、キャンセル信号
102が出力され、オペランド・バッファ10とエラー
登録バッファ11の内容が無効化され、メインメモリか
らの先行読出しに伴うエラー検出も無効になる。
以上、オペランド・バッファ10からのオペランドの読
出しとエラー登録バッファ11からの対応のエラーフラ
グの読出しを同時に行う構成を例示したが、制御の変更
に要する時間を確保するためエラーフラグの読出しを若
干先行して行う構成としてもよい。
出しとエラー登録バッファ11からの対応のエラーフラ
グの読出しを同時に行う構成を例示したが、制御の変更
に要する時間を確保するためエラーフラグの読出しを若
干先行して行う構成としてもよい。
発明の詳細
な説明したように本発明のエラー処理機構は、メインメ
モリからの命令読出し時にエラーが検出されても直ちに
エラー処理を開始せずに、そのオペランドが実際に使用
される直前までエラー処理を保留する構成であるから、
従来回路における無駄なエラー処理を省くことができ、
そのぶん処理能力が向上する。
モリからの命令読出し時にエラーが検出されても直ちに
エラー処理を開始せずに、そのオペランドが実際に使用
される直前までエラー処理を保留する構成であるから、
従来回路における無駄なエラー処理を省くことができ、
そのぶん処理能力が向上する。
第1図は本発明の一実施例のエラー処理機構を含む先行
制御方式の情報断装置の構成を示すブロック図である。 l・・・メインメモリ、2・・・キャッシュ・ライトレ
ジスタ、3・・・エラーフラグ・レジスタ、4・・・キ
ャッシュメモリ、5・・・エラーフラグ・メモリ、6.
7・・・セレクタ、8・・・キャッシュ・リードレジス
タ、9・・・エラーフラグ・リードレジスタ、10・・
・オペランドバッファ、11・・・エラー登録バッファ
、12・・・演算回路、13・・・命令先取り回路、1
4・・・エラーインディケータ・レジスタ、15・・・
エラー処理回路。
制御方式の情報断装置の構成を示すブロック図である。 l・・・メインメモリ、2・・・キャッシュ・ライトレ
ジスタ、3・・・エラーフラグ・レジスタ、4・・・キ
ャッシュメモリ、5・・・エラーフラグ・メモリ、6.
7・・・セレクタ、8・・・キャッシュ・リードレジス
タ、9・・・エラーフラグ・リードレジスタ、10・・
・オペランドバッファ、11・・・エラー登録バッファ
、12・・・演算回路、13・・・命令先取り回路、1
4・・・エラーインディケータ・レジスタ、15・・・
エラー処理回路。
Claims (1)
- 【特許請求の範囲】 命令を格納すると共に読出された命令に含まれるオペラ
ンドについてエラーの有無を表示するエラーフラグを出
力するメインメモリと、このメインメモリから先取りさ
れたオペランドを一時的に蓄えておくオペランド・バッ
ファを備えた先行制御方式の情報処理装置において、 エラー登録バッファと、 オペランド・バッファへのオペランドの格納と同時にそ
のオペランドのエラーフラグを前記エラー登録バッファ
に格納させると共に、このオペランド・バッファからの
オペランドの読出しに同時に又は先行して前記エラー登
録バッファから対応のエラーフラグを読出させる制御手
段と、 エラー登録バッファから読出されたエラーフラグがエラ
ー有りを表示しているときには、エラー処理を開始する
エラー処理手段とを備えたことを特徴とする情報処理装
置のエラー処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61155583A JPS6312030A (ja) | 1986-07-02 | 1986-07-02 | 情報処理装置のエラ−処理機構 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61155583A JPS6312030A (ja) | 1986-07-02 | 1986-07-02 | 情報処理装置のエラ−処理機構 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6312030A true JPS6312030A (ja) | 1988-01-19 |
Family
ID=15609215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61155583A Pending JPS6312030A (ja) | 1986-07-02 | 1986-07-02 | 情報処理装置のエラ−処理機構 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6312030A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02201651A (ja) * | 1988-12-09 | 1990-08-09 | Stc Internatl Computers Ltd | データ処理装置 |
JPH03209523A (ja) * | 1990-01-11 | 1991-09-12 | Fujitsu Ltd | 命令データエラー検出方式 |
JPH03124243U (ja) * | 1990-03-29 | 1991-12-17 | ||
JP2006155107A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu Ltd | 命令処理停止手段を持つ命令制御装置におけるハードウェアエラー制御方式 |
JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
US7543221B2 (en) | 2004-06-17 | 2009-06-02 | Intel Corporation | Method and apparatus for reducing false error detection in a redundant multi-threaded system |
US11473341B2 (en) | 2017-01-19 | 2022-10-18 | Changchun Kuoer Technology Co., Ltd. | Sliding window emergency opening system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5943447A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | デ−タ処理装置 |
JPS6159533A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
-
1986
- 1986-07-02 JP JP61155583A patent/JPS6312030A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5943447A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | デ−タ処理装置 |
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JP4531535B2 (ja) * | 2004-11-26 | 2010-08-25 | 富士通株式会社 | 命令処理停止手段を持つ命令制御装置におけるハードウェアエラー制御方式 |
JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
US11473341B2 (en) | 2017-01-19 | 2022-10-18 | Changchun Kuoer Technology Co., Ltd. | Sliding window emergency opening system |
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