JPS6312010A - Intermediate electric potential generating circuit - Google Patents
Intermediate electric potential generating circuitInfo
- Publication number
- JPS6312010A JPS6312010A JP61131234A JP13123486A JPS6312010A JP S6312010 A JPS6312010 A JP S6312010A JP 61131234 A JP61131234 A JP 61131234A JP 13123486 A JP13123486 A JP 13123486A JP S6312010 A JPS6312010 A JP S6312010A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- potential
- generation circuit
- supply source
- intermediate potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路装置内に形成され、この装
置に印加される電源電圧からその中間の電位を生成する
中間電位生成回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention relates to an intermediate potential that is formed in a semiconductor integrated circuit device and that generates an intermediate potential from a power supply voltage applied to this device. Regarding generation circuits.
（従来の技術）
従来、半導体集積回路装置内に形成される中間電位生成
回路は、例えば第１２図に示すように構成されている。(Prior Art) Conventionally, an intermediate potential generation circuit formed in a semiconductor integrated circuit device is configured as shown in FIG. 12, for example.
すなわち、電源ＶＣＣとＶｓｓ間には抵抗Ｒ１、Ｒ２が
直列接続されており、この抵抗Ｒ１とＲ２とによって電
源電圧を抵抗分割する。That is, resistors R1 and R2 are connected in series between the power supplies VCC and Vss, and the power supply voltage is resistance-divided by the resistors R1 and R2.
そして、上記抵抗Ｒ１とＲ２との接続点から中間電位Ｖ
Ｒを得る。このような中間電位生成回路の出力は、従来
は補助的な回路に使われるだけであり大電流は要求され
なかった。このため、上記第１２図に示したような抵抗
分割方式の中間電位生成回路で充分な場合が多かった。Then, an intermediate potential V is applied from the connection point between the resistors R1 and R2.
Get R. Conventionally, the output of such an intermediate potential generation circuit was only used for an auxiliary circuit, and a large current was not required. Therefore, in many cases, a resistor-divided intermediate potential generation circuit as shown in FIG. 12 is sufficient.
しかし、近年、半導体集積回路装置の大規模化に伴って
その動作方式が複雑化し、大きな電流駆動能力を持つ中
間電位生成回路が望まれている。However, in recent years, with the increase in the scale of semiconductor integrated circuit devices, their operating methods have become more complex, and intermediate potential generation circuits with large current drive capabilities are desired.
しかも、消費電流は可能な限り低く抑えたいという要求
がある。ところが、前記第１２図に示したような抵抗分
割方式の中間電位生成回路では、出力電流を大きくしよ
うとすると電源ＶＣＣからＶｓｓへ大きな電流を流す必
要がある。この電源ＶｃｃからＶＳＳへの電流は、例え
ば出力電流の１０倍程度の大きな値となる。従って、消
費電流が著しく増加する欠点がある。Moreover, there is a demand to keep current consumption as low as possible. However, in the intermediate potential generation circuit of the resistance division type shown in FIG. 12, if an attempt is made to increase the output current, it is necessary to flow a large current from the power supply VCC to Vss. This current from the power supply Vcc to VSS has a large value, for example, about 10 times the output current. Therefore, there is a drawback that current consumption increases significantly.
（発明が解決しようとする問題点）
上述したように、従来の中間電位生成回路では、大きな
電流駆動能力と低消費電流性とを両立させることは困難
であった。(Problems to be Solved by the Invention) As described above, in the conventional intermediate potential generation circuit, it has been difficult to achieve both large current drive capability and low current consumption.
従ってこの発明の目的は、低消費電流で且つ大きな電流
駆動能力を持った中間電位生成回路を提供することにあ
る。Therefore, an object of the present invention is to provide an intermediate potential generation circuit that consumes low current and has a large current driving capability.
［発明の構成］
（問題点を解決するための手段）
この発明においては、上記の目的を達成するために、一
端が第１の電位供給源に接続される第１の負荷素子、こ
の第１の負荷素子の他端に一端およびゲートが接続され
る第１導電型の第１ＭＯＳトランジスタ、この第１ＭＯ
Ｓトランジスタの他端に一端が接続される第２導電型の
第２Ｍ０８）−ランジスタ、この第２ＭＯＳトランジス
タの他端およびゲートと第２の電位供給源間に接続され
る第２の負荷素子、一端が上記第１の電位供給源に接続
されゲートが上記第１の負荷素子と上記第１ＭＯＳトラ
ンジスタとの接続点に接続される第１導電型の第３ＭＯ
Ｓトランジスタ、およびこの第３ＭＯＳトランジスタの
他端と上記第２の電位供給源間に接続され、ゲートが上
記第２ＭＯＳトランジスタと上記第２の負荷素子との接
続点に接続される第２導電型の第４ＭＯＳトランジスタ
によって中間電位生成回路を構成している。[Structure of the Invention] (Means for Solving the Problem) In order to achieve the above object, the present invention provides a first load element whose one end is connected to a first potential supply source; a first MOS transistor of a first conductivity type whose one end and gate are connected to the other end of the load element;
a second M08)-transistor of the second conductivity type, one end of which is connected to the other end of the S transistor; a second load element, one end of which is connected between the other end and gate of this second MOS transistor and the second potential supply source; a third MO of a first conductivity type, which is connected to the first potential supply source and whose gate is connected to a connection point between the first load element and the first MOS transistor;
an S transistor, and a second conductivity type transistor connected between the other end of the third MOS transistor and the second potential supply source, and whose gate is connected to the connection point between the second MOS transistor and the second load element. The fourth MOS transistor constitutes an intermediate potential generation circuit.
（作用）
上記のような構成において、まず第１．第２の負荷素子
と第１．第２ＭＯＳトランジスタとによって電流駆動能
力の小さい２種類の中間電位を発生させ、この２種類の
中間電位を第１の電位供給源と第２の電位供給源間に直
列接続した電流駆動能力の大きい・第３．第４のＭＯＳ
トランジスタのゲートに各々供給して導通制御する。そ
して、これら第３．第４のＭＯＳトランジスタの接続点
から中間電位を得るようにしている。この際、上記出力
段の第３．第４ＭＯＳトランジスタを相補的に動作させ
、同時にオン状態とならないようにしている。(Function) In the above configuration, first. the second load element and the first load element; The second MOS transistor generates two types of intermediate potentials with low current driving capacity, and the two types of intermediate potentials are connected in series between the first potential supply source and the second potential supply source. Third. 4th MOS
The conduction is controlled by supplying each to the gates of the transistors. And these third. An intermediate potential is obtained from the connection point of the fourth MOS transistor. At this time, the third output stage of the output stage. The fourth MOS transistors are operated in a complementary manner so that they are not turned on at the same time.
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図における電源■ＣＣ（第１の電位供給源）
とＶｓｓ（第２の電位供給源）間には、抵抗Ｒ３，Ｎチ
ャネル型（第１導電型）のＭｏＳトランジスタＱｌ 、
Ｐチャネル型（第２導電型）のＭＯＳトランジスタＱ２
．および抵抗Ｒ４が直列接続される。上記ＭｏＳトラン
ジスタＱ１のゲートには、このＭＯＳトランジスタＱ１
と上記抵抗Ｒ３との接続点Ｎ１が、上記ＭＯＳトランジ
スタＱ２のゲートには、このＭＯＳトランジスタＱ２と
上記抵抗Ｒ４との接続点Ｎ２がそれぞれ接続される。上
記接続点Ｎ１には一端が電源ＶＣＣに接続されたＮチャ
ネル型のＭＯＳトランジスタＱ３のゲートが接続され、
上記接続点Ｎ２には上記ＭｏＳトランジスタＱ３の他端
と電源ＶＳＳ間に接続されたＰチャネル型のＭｏＳトラ
ンジスタＱ４のゲートが接続される。そして、上記ＭＯ
ＳトランジスタＱ３と０４との接続点Ｎ３には出力端子
１１が接続され、この出力端子１１から電源ＶＣＣとＶ
ＳＳとの間の電位ＶＲを得るようにして成る。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. Power supply in Figure 1 CC (first potential supply source)
and Vss (second potential supply source), a resistor R3, an N-channel type (first conductivity type) MoS transistor Ql,
P-channel type (second conductivity type) MOS transistor Q2
．． and resistor R4 are connected in series. The gate of the MoS transistor Q1 is connected to this MOS transistor Q1.
A connection point N1 between the MOS transistor Q2 and the resistor R3 is connected to the gate of the MOS transistor Q2, and a connection point N2 between the MOS transistor Q2 and the resistor R4 is connected to the gate of the MOS transistor Q2. The gate of an N-channel MOS transistor Q3 whose one end is connected to the power supply VCC is connected to the connection point N1,
The gate of a P-channel MoS transistor Q4 connected between the other end of the MoS transistor Q3 and the power supply VSS is connected to the connection point N2. And the above MO
The output terminal 11 is connected to the connection point N3 between the S transistors Q3 and 04, and the power supplies VCC and V
It is constructed so as to obtain a potential VR between it and SS.
上記のような構成において、ＭＯＳトランジスタＱ１の
しきい値電圧をＶｔｎ１ 、ＭＯＳ トランジスタＱ２
のしきい値電圧をｖｔｐｉ 、ＭＯＳ トランジスタＱ
３のしきい値電圧をＶｔｎ２、およびＭＯＳトランジス
タＱ４のしきい値電圧をＶｔｎ２とすると、ＭｏＳトラ
ンジスタ０１〜Ｑ４の各しきい値電圧Ｖｔｎ１． Ｖｔ
ｐｌ 、 Ｖｔｎ２ 、 Ｖｔ１１２はそれぞれ、“Ｖ
ｔｎ１ ＜Ｖｔｎ２”、および“Ｉ Ｖｔｐｌ ｌ
＜ ｌ Ｖｔｎ２ ｌ″なる関係に設定する。In the above configuration, the threshold voltage of MOS transistor Q1 is set to Vtn1, and the threshold voltage of MOS transistor Q2 is set to Vtn1.
The threshold voltage of the MOS transistor Q is vtpi,
Assuming that the threshold voltage of MoS transistors 01 to Q4 is Vtn2, and the threshold voltage of MoS transistors Q4 is Vtn2, each threshold voltage of MoS transistors 01 to Q4 is Vtn1. Vt
pl, Vtn2, and Vt112 are each “V
tn1 <Vtn2”, and “I Vtpl l
< l Vtn2 l''.
このような関係は、例えばＭｏＳトランジスタＱ２のチ
ャネル長をＭＯＳ トランジスタＱ４のチャネル長より
短くすることにより達成できる。これによって、ＭＯＳ
トランジスタＱ２のしきい値電圧Ｖ ｔｐｌがＭＯＳト
ランジスタＱ４のしきい値電圧ｙｔｐ２より低くなる。Such a relationship can be achieved, for example, by making the channel length of MoS transistor Q2 shorter than the channel length of MOS transistor Q4. This allows the MOS
The threshold voltage V tpl of the transistor Q2 becomes lower than the threshold voltage ytp2 of the MOS transistor Q4.
このようにＭｏＳトランジスタ０１〜Ｑ４の各しきい値
電圧Ｖｔｎ＋。In this way, each threshold voltage Vtn+ of MoS transistors 01 to Q4.
ＶｔＤｌ 、 Ｖｔｎ２ 、 Ｖｔｎ２を設定するのは
、ＭＯＳトランジスタＱｌ 、Ｑ２の各ゲート間の電位
差は“Ｖｔｉ＋１ ＋ ＩＶｔＤｌ ｌ°′であるが
、上記“Ｖｔｎ１＜Ｖｔｎ２”、 “ｌ Ｖｔｐｌ
１ ＜ ｌ Ｖｔｐ２１なる条件を満たすようにするこ
とにより、出力段のＭＯＳトランジスタＱ３ 、Ｑ４が
同時にオン状態とならないようにするためである。また
、上記ＭＯＳトランジスタＱ３ 、Ｑ４のチャネル幅Ｗ
３ 、Ｗ４は、上記ＭＯＳトランジスタＱ１ 、Ｑ２の
チャネル幅Ｗ１ 、Ｗ２よりも大きく設定する。これは
、大きな電流駆動能力を得るとともに、出力レベルが低
下したり上昇したりしてもすぐに安定したレベルに戻す
ためである。VtDl, Vtn2, and Vtn2 are set because the potential difference between the respective gates of MOS transistors Ql and Q2 is "Vti+1 + IVtDl l°', but the above-mentioned "Vtn1<Vtn2", "l Vtpl
This is to prevent the output stage MOS transistors Q3 and Q4 from being turned on at the same time by satisfying the condition 1 < l Vtp21. Also, the channel width W of the MOS transistors Q3 and Q4 is
3 and W4 are set larger than the channel widths W1 and W2 of the MOS transistors Q1 and Q2. This is to obtain a large current drive capability and to quickly return to a stable level even if the output level decreases or increases.
次に、上記第１図に示した中間電位生成回路の動作を第
２図を参照しつつ詳しく説明する。接続点Ｎ１ 、Ｎ２
にはそれぞれ、抵抗Ｒ３、Ｒ４とＭＯＳトランジスタＱ
１ 、Ｑ２とによって電流駆動能力の小さい２種類の中
間電位Ｖｎｌ、 Ｖｎ２が生成される。今、抵抗Ｒ３と
Ｒ４の抵抗値が等しいものとすると、ＭｏＳトランジス
タＱ１と０２との接続点の電位は、電源ＶｃｃとＶＳＳ
との中間の電位（Ｖｓｓ−ＯＶｒアｔｔ［、■ＣＣ／２
）トナル。従って、接続点Ｎ１の電位Ｖｎ１はＶｃｃ／
２よりＭＯＳトランジスタＱ１のしきい値電圧’Ｊ ｔ
ｎｌだけ上昇した電位、接続点Ｎ２の電位■ｎ２はＶ
ｃｃ／２よりＭＯＳトランジスタＱ２のしきい値電圧Ｖ
ｔｐｌの絶対値だけ低下した電位となる。そして、上
記２種類の中間電位Ｖｎ１． Ｖｎ２によって駆動能力
の大きいＭｏＳトランジスタＱ３ 、Ｑ４が各々導通制
御される。接続点Ｎ３の電位■ｎ３が、接続点Ｎ２の電
位Ｖｎ２にＭｏＳトランジスタＱ４のしきい値電圧■ｔ
ｐ２の絶対値を足した値より高いと、ＭＯＳトランジス
タＱ４がオン状態（この時ＭＯＳトランジスタＱ３はオ
フ状態）となって出力電位ＶＲを低くする方向に動作す
る。一方、接続点Ｎ３の電位■ｎ３が、接続点Ｎ１の電
位Ｖｎ１からＭＯＳトランジスタＱ３のしきい値電圧Ｖ
ｔｎ２を引いた値より低下すると、ＭＯＳトランジス
タＱ３がオン状態（この時ＭＯＳトランジスタＱ４はオ
フ状態）となって出力電位ＶＲを上昇させる方向に動作
する。このような動作を繰り返すことにより、出力電位
ＶＲは電源ｖＣＣとＶＳＳとの間の電位に設定される。Next, the operation of the intermediate potential generation circuit shown in FIG. 1 will be explained in detail with reference to FIG. 2. Connection points N1, N2
are resistors R3 and R4 and MOS transistor Q, respectively.
1 and Q2, two types of intermediate potentials Vnl and Vn2 with small current driving capability are generated. Now, assuming that the resistance values of resistors R3 and R4 are equal, the potential at the connection point between MoS transistors Q1 and 02 is the power supply Vcc and VSS.
(Vss-OVratt[, ■CC/2
) Tonal. Therefore, the potential Vn1 at the connection point N1 is Vcc/
2, the threshold voltage of MOS transistor Q1 'J t
The potential increased by nl, the potential at the connection point N2■n2 is V
Threshold voltage V of MOS transistor Q2 from cc/2
The potential is lowered by the absolute value of tpl. Then, the two types of intermediate potentials Vn1. MoS transistors Q3 and Q4, each having a large driving capacity, are controlled to be conductive by Vn2. The potential ■n3 at the connection point N3 becomes the threshold voltage ■t of the MoS transistor Q4 to the potential Vn2 at the connection point N2.
When the value is higher than the sum of the absolute values of p2, MOS transistor Q4 is turned on (at this time, MOS transistor Q3 is turned off), and operates to lower the output potential VR. On the other hand, the potential n3 at the connection point N3 changes from the potential Vn1 at the connection point N1 to the threshold voltage V of the MOS transistor Q3.
When the voltage decreases below the value obtained by subtracting tn2, MOS transistor Q3 turns on (at this time, MOS transistor Q4 turns off) and operates in the direction of increasing the output potential VR. By repeating such operations, the output potential VR is set to a potential between the power supplies vCC and VSS.
このような構成によれば、出力段の駆動能力の大きいＭ
ＯＳトランジスタＱ３と０４は同時にオン状態とならな
いので、電ｍ Ｖ ｃｃからＭＯＳトランジスタＱ３
、Ｑ４を介して電源Ｖｓｓへの大きな貫通電流は全く流
れない。また、電源ｙｃｃから抵抗Ｒ３，ＭＯＳトラン
ジスタＱｌ 、Ｑ２および抵抗Ｒ４を介して電源Ｖｓｓ
へ流れる貫通電流は、抵抗Ｒ３，Ｒ４の抵抗値を高く設
定することにより充分低く抑えることができる。なお、
出力電位ＶＲには、第２図に示すようにＭＯＳトランジ
スタＱ３のしきい値電圧■ｔｎ２とＭＯＳトランジスタ
Ｑ４のしきい値電圧Ｖ ｔｌ）２の絶対値のオーバーラ
ツプ部分ΔＶだけの不安定性があるが、これは極めてわ
ずかになるように各ＭｏＳトランジスタＱ３ 、Ｑ４の
しきイ値電圧Ｖｔｎ２ 、 ■ｔｐ２を制御できる。ま
た、ＭｏＳトランジスタＱ１〜Ｑ４の各しきい値電圧Ｖ
ｔｎ１ 、 Ｖｔｐｌ 、 Ｖｔｎ２ 、 Ｖｔｐ２、
および抵抗Ｒ３，Ｒ４の設定値に応じて出力電位ＶＲの
レベルを自由に設定できる。但し、前述したしきい値電
圧の関係は崩してはならない。According to such a configuration, M having a large driving capacity of the output stage
Since OS transistors Q3 and 04 are not turned on at the same time, MOS transistor Q3 is
, Q4 to the power supply Vss does not flow at all. In addition, the power supply Vss is connected from the power supply ycc through a resistor R3, MOS transistors Ql and Q2, and a resistor R4.
The through current flowing through the resistors R3 and R4 can be suppressed to a sufficiently low value by setting the resistance values of the resistors R3 and R4 high. In addition,
As shown in Fig. 2, the output potential VR has instability due to the overlap portion ΔV of the absolute values of the threshold voltage tn2 of the MOS transistor Q3 and the threshold voltage Vtl)2 of the MOS transistor Q4. The threshold voltages Vtn2 and tp2 of each MoS transistor Q3 and Q4 can be controlled so that this becomes extremely small. In addition, each threshold voltage V of MoS transistors Q1 to Q4
tn1, Vtpl, Vtn2, Vtp2,
The level of the output potential VR can be freely set according to the set values of the resistors R3 and R4. However, the relationship of threshold voltages described above must not be disrupted.
上述したように、出力段のＭＯＳトランジスタＱ３ 、
Ｑ４に駆動能力の大きなものを設け、これらのＭＯＳト
ランジスタＱ３ 、Ｑ４が交互にオン／オフし、同時に
オン状態とならないようにしたので、低消費電流で且つ
大きな電流駆動能力を有する中間電位生成回路が得られ
る。As mentioned above, the output stage MOS transistor Q3,
Q4 is provided with a large drive capacity, and these MOS transistors Q3 and Q4 are turned on and off alternately, and are not turned on at the same time. Therefore, an intermediate potential generation circuit with low current consumption and large current drive capacity is achieved. is obtained.
第３図は、この発明の他の実施例を示すもので、第３図
において前記第１図と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。すなわち、負荷素子とし
てＭＯＳトランジスタを用いたもので、前記第１図にお
ける抵抗Ｒ３に代えてエンハンスメント型でＰチャネル
型のＭＯＳトランジスタＱ５を設け、抵抗Ｒ４に代えて
エンハンスメント型でＮチャネル型のＭＯＳトランジス
タＱ６を設けている。上記ＭＯＳトランジスタＱ５のゲ
ートには、電源Ｖ ３３が接続されて導通状態に設定さ
れ、上記ＭＯＳトランジスタＱ６のゲートには電ｍ Ｖ
ｃｃが接続されて導通状態に設定される。FIG. 3 shows another embodiment of the present invention. In FIG. 3, the same components as those in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted. That is, a MOS transistor is used as a load element, and an enhancement type P-channel type MOS transistor Q5 is provided in place of the resistor R3 in FIG. 1, and an enhancement type N-channel type MOS transistor Q5 is provided in place of the resistor R4. Q6 has been established. A power supply V33 is connected to the gate of the MOS transistor Q5 and set to a conductive state, and a voltage mV33 is connected to the gate of the MOS transistor Q6.
cc is connected and set to conductive state.
このような構成においても前記実施例と同様な動作を行
ない同じ効果が得られるのはもちろんである。Of course, even in such a configuration, the same operation as in the above embodiment can be performed and the same effect can be obtained.
また、第４図に示すように負荷素子としてディプレッシ
ョン型のＭＯＳトランジスタＱ７ 、 ＱＢを用いても
良い。ディプレッション型でＰチャネル型のＭＯＳトラ
ンジスタＱ７のゲートには電源ＶＣＣが接続され、ディ
プレッション型でＮチャネル型のＭＯＳトランジスタＱ
Ｂのゲートには電源ＶＳＳが接続されて中間電位生成回
路が構成される。Further, as shown in FIG. 4, depletion type MOS transistors Q7 and QB may be used as load elements. The gate of the depletion type P-channel MOS transistor Q7 is connected to the power supply VCC, and the depletion type N-channel MOS transistor Q7 is connected to the power supply VCC.
A power supply VSS is connected to the gate of B to constitute an intermediate potential generation circuit.
ところで、上記第１図、第３図および第４図に示した各
実施例では、各ＭｏＳトランジスタのしきい値電圧の設
定をチャネル長を調整することによって行なっている。Incidentally, in each of the embodiments shown in FIGS. 1, 3, and 4, the threshold voltage of each MoS transistor is set by adjusting the channel length.
しかし、この方法では比較的小ざなしきい値電圧の差し
か生成できない。このため、製造工程のばらつき等によ
り出力段のＭＯＳトランジスタＱ３ 、Ｑ４間に貫通電
流が流れる可能性が生ずる。そこで、大きなしきい値電
圧差を生成して確実に貫通電流を防止するためには、Ｍ
ｏ８ トランジスタＱ２のウェル電位を中間電位に設定
し、バックバイアス効果により上述したしきい値電圧の
関係を成立させれば良い。例えば第５因に示すように、
ＭＯＳトランジスタＱ２のバックゲートをこのＭＯＳト
ランジスタＱ２とＭＯＳトランジスタＱ１との接続点に
接続する。However, this method can generate only a relatively small difference in threshold voltage. For this reason, there is a possibility that a through current may flow between the output stage MOS transistors Q3 and Q4 due to variations in the manufacturing process or the like. Therefore, in order to generate a large threshold voltage difference and reliably prevent through current, M
o8 The well potential of the transistor Q2 may be set to an intermediate potential, and the above-mentioned threshold voltage relationship may be established by the back bias effect. For example, as shown in the fifth factor,
The back gate of MOS transistor Q2 is connected to the connection point between MOS transistor Q2 and MOS transistor Q1.
これによってＭＯＳトランジスタＱ２のしきい値電圧Ｖ
ｔｐｌが低下し、ＭＯＳトランジスタＱ１゜Ｑ２と出
力段のＭＯＳトランジスタＱ３ 、Ｑ４とのしきい値電
圧差を明確につけることができるので、出力段のＭＯＳ
トランジスタＱ３ 、０４ 間の貫通電流を皆無にでき
る。As a result, the threshold voltage V of MOS transistor Q2
tpl decreases, and it is possible to clearly establish a threshold voltage difference between the MOS transistors Q1 and Q2 and the output stage MOS transistors Q3 and Q4.
Penetration current between transistors Q3 and Q04 can be completely eliminated.
第６図はこの発明の他の実施例を示すもので、上記第５
図の実施例においてはＭＯＳトランジスタＱ２のバック
ゲートをＭＯＳトランジスタＱ１と０２との接続点に接
続したのに対し、ＭＯＳトランジスタＱ２のバックゲー
トを抵抗Ｒ３とＭＯＳトランジスタＱ１との接続点Ｎ１
に接続している。FIG. 6 shows another embodiment of the present invention, and shows the fifth embodiment described above.
In the illustrated embodiment, the back gate of MOS transistor Q2 is connected to the connection point between MOS transistors Q1 and 02, whereas the back gate of MOS transistor Q2 is connected to the connection point N1 between resistor R3 and MOS transistor Q1.
is connected to.
このような構成においても前述した各ＭＯＳトランジス
タＱ１〜Ｑ４のしきい値電圧の関係を満足できるので、
上記第５図の実施例と同様な動作を行ない同じ効果が得
られる。Even in such a configuration, the relationship between the threshold voltages of the MOS transistors Q1 to Q4 described above can be satisfied.
The same operation as the embodiment shown in FIG. 5 described above is performed and the same effect can be obtained.
なお、上記第５図および第６図において、負荷素子とし
ての抵抗Ｒ３，Ｒ４に代えて前記第３図に示したように
Ｉ ｍ Ｖ ｓｓで導通設定されたＰチャネル型ＭＯＳ
トランジスタＱ５、および電源Ｖｃｃで導通設定された
Ｎチャネル型ＭＯＳトランジスタＱ６を設けても良い。In addition, in the above-mentioned FIGS. 5 and 6, in place of the resistors R3 and R4 as load elements, a P-channel type MOS set to be conductive at I m V ss as shown in the above-mentioned FIG. 3 is used.
A transistor Q5 and an N-channel MOS transistor Q6 set to be conductive by the power supply Vcc may be provided.
また、第４図に示したようにディプレッション型のＭＯ
ＳトランジスタＱ７ 、Ｑ８を用いても良いのはもちろ
んである。In addition, as shown in Figure 4, depression type MO
Of course, S transistors Q7 and Q8 may also be used.
第７図は、更にこの発明の他の実施例を示すもので、Ｍ
ＯＳトランジスタＱ２のバックゲートを抵抗Ｒ３の中間
点に接続している。これによって、ＭＯＳトランジスタ
Ｑ２のバックゲートには抵抗Ｒ３の内部中間電位が印加
される。このような構成においても前記各実施例と同様
な動作を行ない同じ効果が得られる。FIG. 7 shows yet another embodiment of the invention, in which M
The back gate of OS transistor Q2 is connected to the midpoint of resistor R3. As a result, the internal intermediate potential of resistor R3 is applied to the back gate of MOS transistor Q2. Even in such a configuration, the same operation as in each of the embodiments described above can be performed and the same effects can be obtained.
また、第８図に示す回路では、第１の負荷素子として直
列接続されそれぞれ電源Ｖｓｓで導通設定されるＰチャ
ネル型のＭＯＳトランジスタＱ９゜Ｑ５を設けるととも
に、第２の負荷素子として電源ＶＣＣで導通設定される
Ｎチャネル型のＭＯＳトランジスタＱ６を設け、Ｍｏ８
）−ランジスタＱ２のバックゲートを上記ＭＯＳトラン
ジスタＱ９と０５との接続点に接続している。このよう
な構成においても上述した各実施例と同様な動作を行な
い同じ効果が得られる。In addition, in the circuit shown in FIG. 8, P-channel MOS transistors Q9 and Q5 are connected in series as a first load element and are set to be conductive by a power supply Vss, and are conductive by a power supply VCC as a second load element. An N-channel MOS transistor Q6 to be set is provided, and Mo8
)-The back gate of the transistor Q2 is connected to the connection point between the MOS transistors Q9 and 05. Even in such a configuration, the same operation as in each of the above-described embodiments can be performed and the same effects can be obtained.
更に、第９図に示すように、ＭＯＳトランジスタＱ２の
バックゲートに外部からＭＯＳトランジスタＱ４のバッ
クゲートの電位より低い■１なる電位を与えても前述し
た各ＭＯ３）−ランジスタ０１〜Ｑ４のしきい値電圧の
関係を満足できる。Furthermore, as shown in FIG. 9, even if a potential of 1, which is lower than the potential of the back gate of MOS transistor Q4, is applied from the outside to the back gate of MOS transistor Q2, the thresholds of each MO3)-transistor 01 to Q4 described above will not be maintained. The value-voltage relationship can be satisfied.
要するに、ＭＯＳトランジスタＱ２のバックゲートの電
位をＭＯＳトランジスタＱ４のバックゲートの電位より
低く設定すれば良い。In short, the potential of the back gate of MOS transistor Q2 may be set lower than the potential of the back gate of MOS transistor Q4.
上述した各ＭＯＳトランジスタ０１〜Ｑ４のしきい値電
圧の関係は、ＭＯＳトランジスタＱ２のチャネル領域の
不純物濃度をＭＯＳトランジスタＱ４のチャネル領域の
不純物濃度より低く設定することによっても可能である
。すなわち、第１０図に示すように、前記各実施例にお
けるＭＯＳトランジスタＱ２に対して選択的にチャネル
イオン注入を行ない（一点鎖線１２内）、このＭｏＳト
ランジスタＱ２のしきい値電圧を低下させれば良い。The relationship between the threshold voltages of each of the MOS transistors 01 to Q4 described above can also be achieved by setting the impurity concentration of the channel region of the MOS transistor Q2 to be lower than the impurity concentration of the channel region of the MOS transistor Q4. That is, as shown in FIG. 10, if channel ions are selectively implanted into the MOS transistor Q2 in each of the above embodiments (within the dashed line 12), the threshold voltage of the MoS transistor Q2 is lowered. good.
このような方法でも前述した各ＭＯＳトランジスタ０１
〜Ｑ４のしきい値電圧の関係を満足できるので、前記各
実施例と同様な動作を行ない同じ効果が得られる。また
、チャネルイオン注入を行なった場合にも、負荷素子と
してエンハンスメント型あるいはディプレッション型の
ＭＯＳトランジスタを用いることができるのは言うまで
もない。Even with this method, each MOS transistor 01 described above
Since the threshold voltage relationship of ˜Q4 can be satisfied, the same operation as in each of the embodiments described above can be performed and the same effect can be obtained. It goes without saying that even when channel ion implantation is performed, an enhancement type or depletion type MOS transistor can be used as a load element.
なお、上述した全ての実施例は、Ｐ型の半導体基板内に
Ｎ型のウェル領域を設け、上記半導体基板内およびウェ
ル領域内にＭＯＳトランジスタＱ１〜Ｑ４および負荷素
子（例えば抵抗Ｒ３゜Ｒ４）を形成する場合について説
明した。しかし、Ｎ型の半導体基板内にＰ型のウェル領
域を設け、上記半導体基板内およびウェル領域内にＭＯ
Ｓトランジスタ０１〜Ｑ４および負荷素子（抵抗Ｒ３゜
Ｒ４）を形成する場合には、例えば第１１図に示すよう
に、ＭＯＳトランジスタＱ１のバックゲートをＭｏＳト
ランジスタＱ１とＱ２との接続点に接続し、ＭＯＳトラ
ンジスタＱ１のバックゲートの電位をＭＯＳトランジス
タＱ３のバックゲートの電位より低く設定すれば前述し
た各ＭＯＳトランジスタ０１〜Ｑ４のしきい値電圧の関
係が設定できる。また、ＭＯＳトランジスタＱ１に対し
て前記第５図ないし第１０図で説明した種々の構成およ
び方法を用いても良いのはもちろんである。In all the embodiments described above, an N-type well region is provided in a P-type semiconductor substrate, and MOS transistors Q1 to Q4 and load elements (for example, resistors R3 and R4) are provided in the semiconductor substrate and the well region. The case where it is formed has been explained. However, a P-type well region is provided within an N-type semiconductor substrate, and an MO is provided within the semiconductor substrate and well region.
When forming the S transistors 01 to Q4 and the load element (resistance R3°R4), for example, as shown in FIG. 11, the back gate of the MOS transistor Q1 is connected to the connection point between the MoS transistors Q1 and Q2, By setting the potential of the back gate of MOS transistor Q1 to be lower than the potential of the back gate of MOS transistor Q3, the relationship between the threshold voltages of each of the MOS transistors 01 to Q4 described above can be set. Furthermore, it goes without saying that the various configurations and methods described in FIGS. 5 to 10 may be used for the MOS transistor Q1.
［発明の効果］
以上説明したようにこの発明によれば、低消費電流で且
つ大きな電流駆動能力を持った中間電位生成回路が得ら
れる。[Effects of the Invention] As explained above, according to the present invention, an intermediate potential generation circuit having low current consumption and large current driving ability can be obtained.
第１図はこの発明の一実施例に係わる中間電位生成回路
を示す回路図、第２図は上記第１図の回路の動作を説明
するための図、第３図ないし第１１図はそれぞれこの発
明の他の実施例について説明するための回路図、第１２
図は従来の中間電位生成回路を示す回路図である。
Ｒ３，Ｒ４・・・抵抗〈第１．第２の負荷素子）、Ｑｌ
−Ｌに）ａ・・・第１ないし第４ＭＯＳトランジスタ、
ｖｃｃ、 ｖｓｓ・・・電源（Ｖ ＣＣ：第１の電位供
給源。
Ｖ ｓｓ ：第２の電位供給源）、ＶＲ・・・出力電位
、１１・・・出力端子、Ｑ５〜Ｑ９・・・ＭＯＳトラン
ジスタ（負荷素子〉。
出願人代理人 弁理士 鈴江武彦
第１０図
第１２閃FIG. 1 is a circuit diagram showing an intermediate potential generation circuit according to an embodiment of the present invention, FIG. 2 is a diagram for explaining the operation of the circuit shown in FIG. 1, and FIGS. Circuit diagram for explaining another embodiment of the invention, No. 12
The figure is a circuit diagram showing a conventional intermediate potential generation circuit. R3, R4...Resistance <1st. second load element), Ql
-L)a...first to fourth MOS transistors,
vcc, vss... power supply (V CC: first potential supply source; V ss: second potential supply source), VR... output potential, 11... output terminal, Q5 to Q9... MOS Transistor (load element). Applicant's representative Patent attorney Takehiko Suzue Figure 10 Figure 12 flash
Claims (13)
素子と、この第１の負荷素子の他端に一端およびゲート
が接続される第１導電型の第１ＭＯＳトランジスタと、
この第１ＭＯＳトランジスタの他端に一端が接続される
第２導電型の第２ＭＯＳトランジスタと、この第２ＭＯ
Ｓトランジスタの他端およびゲートと第２の電位供給源
間に接続される第２の負荷素子と、一端が上記第１の電
位供給源に接続されゲートが上記第１の負荷素子と上記
第１ＭＯＳトランジスタとの接続点に接続される第１導
電型の第３ＭＯＳトランジスタと、この第３ＭＯＳトラ
ンジスタの他端と上記第２の電位供給源間に接続され、
ゲートが上記第２ＭＯＳトランジスタと上記第２の負荷
素子との接続点に接続される第２導電型の第４ＭＯＳト
ランジスタとを具備し、上記第３ＭＯＳトランジスタと
上記第４ＭＯＳトランジスタとの接続点から上記第１の
電位供給源と上記第２の電位供給源との間の電位を得る
ことを特徴とする中間電位生成回路。(1) a first load element having one end connected to a first potential supply source; a first MOS transistor of a first conductivity type having one end and a gate connected to the other end of the first load element;
a second MOS transistor of a second conductivity type, one end of which is connected to the other end of the first MOS transistor;
a second load element connected between the other end and gate of the S transistor and a second potential supply source; one end connected to the first potential supply source and whose gate is connected to the first load element and the first MOS; a third MOS transistor of the first conductivity type connected to the connection point with the transistor; a third MOS transistor connected between the other end of the third MOS transistor and the second potential supply source;
a fourth MOS transistor of a second conductivity type whose gate is connected to a connection point between the second MOS transistor and the second load element; An intermediate potential generation circuit characterized in that it obtains a potential between the first potential supply source and the second potential supply source.
記第２ＭＯＳトランジスタのしきい値電圧の絶対値との
和は、前記第３ＭＯＳトランジスタのしきい値電圧と前
記第４ＭＯＳトランジスタのしきい値電圧の絶対値との
和よりも小さいことを特徴とする特許請求の範囲第１項
記載の中間電位生成回路。(2) The sum of the absolute value of the threshold voltage of the first MOS transistor and the threshold voltage of the second MOS transistor is the sum of the threshold voltage of the third MOS transistor and the threshold voltage of the fourth MOS transistor. 2. The intermediate potential generating circuit according to claim 1, wherein the intermediate potential generating circuit is smaller than the sum of the absolute value and the absolute value.
前記第３ＭＯＳトランジスタのしきい値電圧より低く、
且つ前記第２ＭＯＳトランジスタのしきい値電圧の絶対
値は、前記第４ＭＯＳトランジスタのしきい値電圧の絶
対値より低いことを特徴とする特許請求の範囲第１項記
載の中間電位生成回路。(3) The threshold voltage of the first MOS transistor is
lower than the threshold voltage of the third MOS transistor;
2. The intermediate potential generation circuit according to claim 1, wherein the absolute value of the threshold voltage of the second MOS transistor is lower than the absolute value of the threshold voltage of the fourth MOS transistor.
、前記第４ＭＯＳトランジスタのバツクゲートより低い
電位が印加されることを特徴とする特許請求の範囲第１
項記載の中間電位生成回路。(4) A lower potential is applied to the back gate of the second MOS transistor than the back gate of the fourth MOS transistor.
The intermediate potential generation circuit described in .
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジ
スタとの接続点に接続されることを特徴とする特許請求
の範囲第１項記載の中間電位生成回路。(5) The back gate of the second MOS transistor is
2. The intermediate potential generation circuit according to claim 1, wherein the intermediate potential generation circuit is connected to a connection point between the first MOS transistor and the second MOS transistor.
前記第１の負荷素子と前記第１のＭＯＳトランジスタと
の接続点に接続されることを特徴とする特許請求の範囲
第１項記載の中間電位生成回路。(6) The back gate of the second MOS transistor is
2. The intermediate potential generation circuit according to claim 1, wherein the intermediate potential generation circuit is connected to a connection point between the first load element and the first MOS transistor.
ＯＳトランジスタのバックゲートはこの抵抗の中間点に
接続されることを特徴とする特許請求の範囲第１項記載
の中間電位生成回路。(7) The first load element is made of a resistor, and the second M
2. The intermediate potential generating circuit according to claim 1, wherein the back gate of the OS transistor is connected to the intermediate point of this resistor.
れぞれ第２の電位供給源に接続されたＭＯＳトランジス
タから成り、前記第２ＭＯＳトランジスタのバックゲー
トはこれらのＭＯＳトランジスタの接続点に接続される
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。(8) The first load element is made up of MOS transistors connected in series and each having a gate connected to a second potential supply source, and a back gate of the second MOS transistor is connected to a connection point of these MOS transistors. An intermediate potential generation circuit according to claim 1, characterized in that:
純物濃度は、前記第４ＭＯＳトランジスタのチャネル領
域の不純物濃度より低いことを特徴とする特許請求の範
囲第１項記載の中間電位生成回路。(9) The intermediate potential generation circuit according to claim 1, wherein the impurity concentration of the channel region of the second MOS transistor is lower than the impurity concentration of the channel region of the fourth MOS transistor.
長はそれぞれ、前記第１、第２ＭＯＳトランジスタのチ
ャネル長より長いことを特徴とする特許請求の範囲第１
項記載の中間電位生成回路。(10) The first aspect of the present invention is characterized in that the channel lengths of the third and fourth MOS transistors are longer than the channel lengths of the first and second MOS transistors, respectively.
The intermediate potential generation circuit described in .
ら成ることを特徴とする特許請求の範囲第１項記載の中
間電位生成回路。(11) The intermediate potential generation circuit according to claim 1, wherein the first and second load elements each include a resistor.
位供給源に接続されたエンハンスメント型で第２導電型
のＭＯＳトランジスタから成り、前記第２の負荷素子は
、ゲートが前記第１の電位供給源に接続されたエンハン
スメント型で第１導電型のＭＯＳトランジスタから成る
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。(12) The first load element is an enhancement type, second conductivity type MOS transistor whose gate is connected to the second potential supply source, and the second load element is configured such that the gate is connected to the second potential supply source. 2. The intermediate potential generating circuit according to claim 1, comprising an enhancement type MOS transistor of a first conductivity type connected to a potential supply source.
位供給源に接続されたディプレッシヨン型で第２導電型
のＭＯＳトランジスタから成り、前記第２の負荷素子は
、ゲートが前記第２の電位供給源に接続されたディプレ
ッシヨン型で第１導電型のＭＯＳトランジスタから成る
ことを特徴とする特許請求の範囲第１項記載の中間電位
生成回路。(13) The first load element includes a depression type, second conductivity type MOS transistor whose gate is connected to the first potential supply source, and the second load element has a gate connected to the first potential supply source. 2. The intermediate potential generation circuit according to claim 1, wherein the intermediate potential generation circuit comprises a depression type MOS transistor of the first conductivity type connected to the second potential supply source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131234A JPH0760351B2 (en) | 1985-06-10 | 1986-06-06 | Intermediate potential generation circuit |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-125670 | 1985-06-10 | ||
| JP12567085 | 1985-06-10 | ||
| JP6514286 | 1986-03-24 | ||
| JP61-65142 | 1986-03-24 | ||
| JP61131234A JPH0760351B2 (en) | 1985-06-10 | 1986-06-06 | Intermediate potential generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312010A true JPS6312010A (en) | 1988-01-19 |
| JPH0760351B2 JPH0760351B2 (en) | 1995-06-28 |
Family
ID=27298681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131234A Expired - Lifetime JPH0760351B2 (en) | 1985-06-10 | 1986-06-06 | Intermediate potential generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760351B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973544A (en) * | 1997-07-24 | 1999-10-26 | Nec Corporation | Intermediate potential generation circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS57157313A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Integrated semiconductor device |
| JPS588328A (en) * | 1981-07-06 | 1983-01-18 | Pioneer Electronic Corp | Reference voltage generating circuit and its usage method |
-
1986
- 1986-06-06 JP JP61131234A patent/JPH0760351B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157313A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Integrated semiconductor device |
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS588328A (en) * | 1981-07-06 | 1983-01-18 | Pioneer Electronic Corp | Reference voltage generating circuit and its usage method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973544A (en) * | 1997-07-24 | 1999-10-26 | Nec Corporation | Intermediate potential generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760351B2 (en) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663584A (en) | Intermediate potential generation circuit | |
| KR900007605B1 (en) | Intermediate potential generating circuit | |
| US7768308B2 (en) | Level shift circuit | |
| KR920001634B1 (en) | Inter-mediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential | |
| JPS63282815A (en) | Reference potential generating circuit | |
| JPS6329854B2 (en) | ||
| US5027053A (en) | Low power VCC /2 generator | |
| JP2982196B2 (en) | Different power supply interface circuit | |
| US6977523B2 (en) | Voltage level shifting circuit | |
| US20020113642A1 (en) | Reference voltage circuit | |
| KR970006075B1 (en) | Middle voltage generating circuit | |
| US6570449B2 (en) | Operation amplification circuit, constant voltage circuit and reference voltage circuit | |
| JPH1188072A (en) | Mos semiconductor integrated circuit | |
| KR0132976B1 (en) | Three value input buffer circuit | |
| US6472924B1 (en) | Integrated semiconductor circuit having analog and logic circuits | |
| JPH0249519B2 (en) | ||
| US4740714A (en) | Enhancement-depletion CMOS circuit with fixed output | |
| JP2769653B2 (en) | Inverting circuit | |
| JPS6312010A (en) | Intermediate electric potential generating circuit | |
| JPH0794988A (en) | Mos type semiconductor clamping circuit | |
| JPH05507576A (en) | Low standby current intermediate DC voltage generator | |
| JPH0355613A (en) | Intermediate potential generating circuit | |
| JPH0424813A (en) | Constant voltage circuit | |
| JP2000100187A (en) | Charge pump circuit | |
| JPH0522113A (en) | Output buffer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |