JPS63111513A - Digital phase locked loop circuit - Google Patents

Abstract

PURPOSE:To accurately keep frequency and phase by providing an automatic phase shifting circuit which switches and selects the outputs of a ring counter by a frequency control signal obtaining the phase difference signal received from a phase comparator through a loop filter. CONSTITUTION:Such a digital phase locked loop circuit consists of a phase comparator 1, a loop filter 2, an m-notation ring counter 3 and an automatic phase shift circuit 4. The value obtained by integrating the phase difference signal outputted from the comparator 1 via a filter 2 is turned into a frequency control signal and supplied to the circuit 4. Thus the frequency of a clock K is kept at a constant level. The circuit 4 shifts phase so that the frequency of the clock K is increased with a phase delay of the phase difference signal and decreased with a phase advance, respectively. Thus it is possible to accurately keep the frequency and the phase of an input signal.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、自動制御回路の１つであるデジタル・フェー
ズ・ロックド・ループ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a digital phase-locked loop circuit, which is one type of automatic control circuit.

従来の技術 近年、フェーズ・ロックド・ループ回路は、信幀性、経
時安定性を確保するために、デジタル化されることが多
くなっている。BACKGROUND OF THE INVENTION In recent years, phase-locked loop circuits have increasingly been digitized to ensure reliability and stability over time.

以下図面を参照しなから、上述したデジタル・フェーズ
・ロックド・ループ回路の一例について説明する。An example of the above-mentioned digital phase-locked loop circuit will be described below with reference to the drawings.

第５図および第６図は従来のデジタル・フェーズ・ロッ
クド・ループ回路の構成を示すプロソク図である。第５
図において１は位相比較器、３はｍ進リングカウンタ、
４３はｍ進アップ・ダウンカウンタ、４４はｍ−１セレ
クタである０位相比較器１は、入力信号Ｓとクロックに
とを入力し、位相差信号を出力し、ｍ進アップ・ダウン
カウンタは、前記位相差信号を入力してカウントアツプ
またはダウンを行い、そのカウント値を出力する。FIGS. 5 and 6 are process diagrams showing the configuration of a conventional digital phase-locked loop circuit. Fifth
In the figure, 1 is a phase comparator, 3 is an m-ary ring counter,
43 is an m-ary up/down counter, and 44 is an m-1 selector. The 0 phase comparator 1 inputs the input signal S and the clock, and outputs a phase difference signal. The m-ary up/down counter is as follows. The phase difference signal is input, the count is increased or decreased, and the count value is output.

ｍ−１セレクタは前記カウント値に応じてｍ進リングカ
ウンタの出力を選択しクロックとして出力する。The m-1 selector selects the output of the m-ary ring counter according to the count value and outputs it as a clock.

第６図は、第５図におけるｍ−１セレクタ４４およびｍ
進リングカウンタのより詳細な回路図である。第６図お
いて、３１は８ビツトシフトレジスタ、３２はインバー
タ、４４は８−１セレクタである。FIG. 6 shows the m-1 selector 44 and m-1 selector 44 in FIG.
FIG. 3 is a more detailed circuit diagram of the forward ring counter. In FIG. 6, 31 is an 8-bit shift register, 32 is an inverter, and 44 is an 8-1 selector.

以上のように構成されたデジタル・フェーズ・ロックド
・ループ回路の動作を以下に説明する。The operation of the digital phase-locked loop circuit configured as above will be explained below.

位相比較器１は、入力信号Ｓとクロックにの位相を比較
し、位相差に応じた位相差信号をｍ進アップ・ダウンカ
ウンタ４３に出力する。たとえば、クロックにの位相が
入力信号Ｓに対して進んでいる場合は、位相差信号とし
てカウンタアップ信号がアップ・ダウンカウンタ４３に
入力され、ｍ進アフブ・ダウンカウンタ４３は、その値
を１つカウントアンプする。アップ・ダウンカウンタ４
３のカウント値は、ｍ−１セレクタ４４のセレクト信号
ＳＥＬとして働＜、第６図に示す如く、今ｍ−８の場合
、ｍ進リングカウンタは、８ビツトシフトレジスタとそ
の４ビツト目Ｑ４の出力を反転して帰還するインバータ
３２とで構成される。たとえば、初期値として、シフト
レジスタ３１の内部状態が全て０であったとすると、第
７図に示す如く、その内部状態は８クロツクを周期に返
還する。The phase comparator 1 compares the phases of the input signal S and the clock, and outputs a phase difference signal corresponding to the phase difference to the m-ary up/down counter 43. For example, if the phase of the clock is ahead of the input signal S, a counter up signal is input to the up/down counter 43 as a phase difference signal, and the m-ary up/down counter 43 converts the value by one. Count amp. up/down counter 4
The count value of 3 works as the select signal SEL of the m-1 selector 44. As shown in FIG. It is composed of an inverter 32 that inverts and feeds back the output. For example, if the internal state of the shift register 31 is all 0 as an initial value, the internal state returns every eight clocks as shown in FIG.

アップ・ダウンカウンタ４３の初期値が１で８−１セレ
クタ４４がシフトレジスタ３１の出力Ｑ１を選択し、ク
ロックにとして出力しているとする。この時、位相比較
器１からカウンタアップ信号が出力され、アンプ・ダウ
ンカウンタ４３の値が２になると、８−１セレクタ４４
はシフトレジスタ３１の出力Ｑ２を選択するように切替
えられ、クロックには第７図に示す如く、位相が８分の
１遅れる。Assume that the initial value of the up/down counter 43 is 1 and the 8-1 selector 44 selects the output Q1 of the shift register 31 and outputs it as a clock. At this time, a counter up signal is output from the phase comparator 1, and when the value of the amplifier down counter 43 becomes 2, the 8-1 selector 44
is switched to select the output Q2 of the shift register 31, and the phase of the clock is delayed by one-eighth as shown in FIG.

同様にして、クロックにの位相が入力信号Ｓに対して遅
れている場合は、位相比較器１はカウントダウン信号を
出力し、アップ・ダウンカウンタ４３の値は１つカウン
トダウンし、８−１セレクタ４４はクロックにの位相が
８分の１進むように、シフトレジスタ３１の出力を切替
える。Similarly, if the phase of the clock lags behind the input signal S, the phase comparator 1 outputs a countdown signal, the value of the up/down counter 43 counts down by one, and the 8-1 selector 44 switches the output of the shift register 31 so that the phase of the clock advances by one-eighth.

以上説明したように、デジタル・フェーズ・ロックド・
ループ回路は、入力信号の位相に同期したクロックＫを
出力することができる。As explained above, digital phase locked
The loop circuit can output a clock K synchronized with the phase of the input signal.

発明が解決しようとする問題点 しかしながら、上記のような構成では、入力信号が途切
れると、位相シフトが行われず、クロックには、シフト
レジスタのシフトクロックによって決まる一定の周波数
でフリーランを始めるので、入力信号にシフタや周波数
変動がある場合に、正しく追従できないと云う問題点を
有していた。Problems to be Solved by the Invention However, in the above configuration, when the input signal is interrupted, no phase shift is performed and the clock starts free running at a constant frequency determined by the shift clock of the shift register. This has had the problem of not being able to track correctly when there is a shifter or frequency fluctuation in the input signal.

本発明は上記問題点に鑑み、入力信号が途切れても、ク
ロックの周波数が所定の値に保たれるよう、自動的にｍ
進シフトレジスタの出力を切替え選択して出力する自動
位相シフト回路を備えたデジタル・フェーズ・ロックド
・ループ回路を提供するものである。In view of the above problems, the present invention automatically maintains the clock frequency at a predetermined value even if the input signal is interrupted.
The present invention provides a digital phase-locked loop circuit equipped with an automatic phase shift circuit that selects and outputs the output of a binary shift register.

問題点を解決するための手段 上記問題点を解決するために本発明のデジタル・フェー
ズ・ロックド・ループ回路は、位相比較器より出力され
る位相差信号をループフィルタに通して得られる周波数
制御Ｔｊ傷信号より、リングカウンタの出力を一定周期
で自動的に切替え選択（クロックとして出力する自動位
相シフト回路を備えたものである。Means for Solving the Problems In order to solve the above problems, the digital phase-locked loop circuit of the present invention has frequency control Tj obtained by passing a phase difference signal output from a phase comparator through a loop filter. It is equipped with an automatic phase shift circuit that automatically switches and selects the output of the ring counter at a fixed period based on the flaw signal (outputting it as a clock).

作用 本発明は上記した構成により、入力信号が途切れた場合
でも、ループフィルタによって周波数制御信号が保持さ
れている限り、一定周期で自動的にリングカウンタの出
力を切替えて出力するので、入力信号の周波数と位相を
正しく保持することが可能となるものである。Effect of the present invention With the above-described configuration, even if the input signal is interrupted, as long as the frequency control signal is held by the loop filter, the output of the ring counter is automatically switched and outputted at a constant cycle. This makes it possible to maintain the frequency and phase correctly.

実施例 以下本発明の一実施例のデジタル・フェーズ・ロックド
・ループ回路について図面を参照しながら説明する。Embodiment A digital phase-locked loop circuit according to an embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例のデジタル・フｚ−ズ・ロッ
クド・ループ回路の構成を示すブロック図である。第１
図において、１は位相比較器、２はループフィルタ、３
はｍ進リングカウンタ、４は自動位相シフト回路である
。また、第２図は、自動位相シフト回路のより詳細な実
施例であり、４１はｎ進カウンタ、４２はシフトパルス
・パターンテーブル、４３はｍ進アップ・ダウンカウン
タ、４４はｍ−１セレクタである。FIG. 1 is a block diagram showing the configuration of a digital fuse locked loop circuit according to an embodiment of the present invention. 1st
In the figure, 1 is a phase comparator, 2 is a loop filter, and 3
is an m-adic ring counter, and 4 is an automatic phase shift circuit. FIG. 2 shows a more detailed embodiment of the automatic phase shift circuit, in which 41 is an n-ary counter, 42 is a shift pulse pattern table, 43 is an m-ary up/down counter, and 44 is an m-1 selector. be.

以上のように構成されたデジタル・フェーズ・ロックド
・ループ回路について、以下第１図および第２図、第３
図、第４図を用いてその動作を説明する。The digital phase-locked loop circuit configured as described above is shown in Figures 1, 2, and 3 below.
The operation will be explained using FIG.

位相比較器１．リングカウンタ３．アップ・ダウンカウ
ンタ４３．ｍ−１セレクタの動作は従来例と同じである
ので、ここでは、本発明の自動位相シフト回路４、特に
、ｎ進カウンタ４１およびシフトパルス・パターンテー
ブル４２について説明する。Phase comparator 1. Ring counter 3. Up/down counter 43. Since the operation of the m-1 selector is the same as in the conventional example, the automatic phase shift circuit 4 of the present invention, particularly the n-ary counter 41 and the shift pulse pattern table 42, will be explained here.

位相比較器ｌから出力される位相差信号は、ループフィ
ルタ２に入力される。ループフィルタの特性としては、
フェーズ・ロックド・ループ系を１次にする場合は、比
例係数のみで良く、２次にする場合は、比例項および積
分項を持った１次ローパス・フィルタの構成が用いられ
る０本実施例では、周波数保持効果を出すために１次ロ
ーパス・フィルタの構成を用いる。具体的には、アンプ
・ダウンカウンタを用いて積分効果を出すが、他にもア
キュムレータを用いて過去からの位相差信号を累積加算
する方法や、−次フイードパックループを用いた無限イ
ンパルス応答型のデジタルフィルタ等を用いることもで
きる。The phase difference signal output from the phase comparator l is input to the loop filter 2. The characteristics of the loop filter are:
When making the phase-locked loop system first-order, only a proportional coefficient is required; when making it second-order, a first-order low-pass filter configuration with a proportional term and an integral term is used. , a first-order low-pass filter configuration is used to produce a frequency holding effect. Specifically, an amplifier/down counter is used to create an integral effect, but there are also methods that use an accumulator to cumulatively add phase difference signals from the past, and an infinite impulse response using a -order feedpack loop. It is also possible to use a type digital filter or the like.

ループフィルタ２からは、位相差信号を積分した値が周
波数制御信号として出力され、自動位相シフト回路４に
入力されて、クロックにの周波数が一定に保たれる。The loop filter 2 outputs a value obtained by integrating the phase difference signal as a frequency control signal, which is input to the automatic phase shift circuit 4 to keep the frequency of the clock constant.

位相差信号が、位相遅れを示す場合は、自動位相シフト
回路４は、クロックにの周波数が上がるようにクロック
にの位相シフトを行い、逆に位相進みの場合は、クロッ
ク周波数が下るように位相シフトが行われる。When the phase difference signal indicates a phase lag, the automatic phase shift circuit 4 shifts the phase of the clock so that the frequency of the clock increases.On the other hand, when the phase difference signal indicates a phase lead, the automatic phase shift circuit 4 shifts the phase of the clock so that the frequency of the clock decreases. A shift takes place.

以下に自動位相シフト回路のより詳細について述べる。More details of the automatic phase shift circuit will be described below.

第２図に示すシフトパルス・パターンテーブル４２には
ｎクロック期間中に位相シフトをどちらの方向に何回行
うかを指示するデータが記録されている。どちらの方向
に何回行うかは、周波数制御信号Ｖによって決定され、
ｎクロック期間中のいつシフトを行うかは、ｎ進カウン
タ４１の値によって決定される。従って、周波数制御信
号Ｖの値が変化しない限り、位相シフトはｎ進カウンタ
４１によって自動的に行われ、クロック周波数は第３図
に示す如く、一定に保たれる。The shift pulse pattern table 42 shown in FIG. 2 records data instructing which direction and how many times the phase shift is to be performed during n clock periods. The number of times in which direction is determined by the frequency control signal V,
When to perform the shift during the n-clock period is determined by the value of the n-ary counter 41. Therefore, as long as the value of the frequency control signal V does not change, the phase shift is automatically performed by the n-ary counter 41 and the clock frequency is kept constant as shown in FIG.

第３図においては、ｎ−４の場合を示しており、シフト
パルス・パターンテーブル４２の内容は第４図に示しで
ある。第３図の例では、１番目のパターンが選ばれてい
る。すなわち、クロックにの３クロック期間中に１回だ
け位相シフトが位相を進める方向に行われている０位相
シフトの方向は、周波数制御信号Ｖの値のみによって決
定できるので、第４図には示してない、第４図のパター
ンは位相を進める場合と、遅らす度合の両方に用いられ
る。FIG. 3 shows the case of n-4, and the contents of the shift pulse pattern table 42 are shown in FIG. In the example of FIG. 3, the first pattern is selected. In other words, the direction of the 0 phase shift, in which the phase shift is performed only once in the direction of advancing the phase during the three clock periods, can be determined only by the value of the frequency control signal V, so it is not shown in FIG. The pattern shown in FIG. 4 is used for both advancing and retarding the phase.

第４図に示すシフトパルス・パターンによって、クロッ
クにの位相シフトがどのように行われるかは、従来例で
述べた通りである。ここでは説明を繰り返さない。How the phase shift of the clock is performed by the shift pulse pattern shown in FIG. 4 is as described in the conventional example. I will not repeat the explanation here.

発明の効果 以上のように本発明は、周波数制御信号に応じてｍ進リ
ングカウンタの出力を一定周期で自動的に切替えて選択
しクロックとして出力する自動位相シフト回路を、ルー
プフィルタとリングカウンタの間に設けることにより、
入力信号が途切れた場合でもクロック周波数を一定に保
持することが可能となる。Effects of the Invention As described above, the present invention combines a loop filter and a ring counter with an automatic phase shift circuit that automatically switches and selects the output of an m-adic ring counter at a constant cycle according to a frequency control signal and outputs it as a clock. By providing between
Even if the input signal is interrupted, the clock frequency can be held constant.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の一実施例におけるデジタル・フ
ェーズ・ロックド・ループ回路のブロック図、第２図は
第１図における自動位相シフト回路のより詳細なブロッ
ク図、第３図は本発明の一実施例における動作を説明す
るタイミング図、第４図は同じ（本発明の第２図におけ
るシフトパルス・パターンテーブルの内容の説明図、第
５図は従来のデジタル・フェーズ・ロックド・ループ回
路のブロック図、第６図は第５図におけるｍ−１セレク
タおよびｍ進リングカウンタのより詳細な回路図、第７
図は第５図および第６図の動作を説明するタイミング図
である。 ２・・・・・・ループフィルタ、３・・・・・・リング
カウンタ、４・・・・・・自動位相シフト回路、４１・
・・・・・ｎ進カウンタ、４２・・・・・・シフトパル
ス・パターンテーブル、４３・・・・・・ｍ進アンプ・
ダウンカウンタ、４４・・・・・・ｍ−１セレクタ。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第３図 ＠４図 第６図 第７図 べFIG. 1 is a block diagram of the digital phase-locked loop circuit according to the first embodiment of the present invention, FIG. 2 is a more detailed block diagram of the automatic phase shift circuit in FIG. 1, and FIG. FIG. 4 is a timing diagram explaining the operation in one embodiment of the invention; FIG. 4 is an explanatory diagram of the contents of the shift pulse pattern table in FIG. A block diagram of the circuit, FIG. 6 is a more detailed circuit diagram of the m-1 selector and m-ary ring counter in FIG. 5, and FIG. 7 is a block diagram of the circuit.
The figure is a timing diagram explaining the operations of FIGS. 5 and 6. 2...Loop filter, 3...Ring counter, 4...Automatic phase shift circuit, 41.
...N-ary counter, 42...Shift pulse pattern table, 43...M-ary amplifier
Down counter, 44...m-1 selector. Name of agent: Patent attorney Toshio Nakao (1 person) Figure 1 Figure 3 @ Figure 4 Figure 6 Figure 7

Claims (2)

【特許請求の範囲】[Claims] （１）入力信号とクロックとの位相を比較して位相差信
号を出力する位相比較器と、前記位相差信号を入力して
周波数制御信号を出力するループフィルタと、マスター
クロックを分周するｍ進リングカウンタと、前記周波数
制御信号に応じて前記ｍ進リングカウンタの出力を一定
周期で自動的に切替え選択しクロックとして出力する自
動位相シフト回路とにより構成されることを特徴とする
デジタル・フェーズ・ロックド・ループ回路。(1) A phase comparator that compares the phases of an input signal and a clock and outputs a phase difference signal, a loop filter that inputs the phase difference signal and outputs a frequency control signal, and a m that divides the frequency of the master clock. A digital phase shifter comprising a base ring counter and an automatic phase shift circuit that automatically switches and selects the output of the m base ring counter at a constant cycle according to the frequency control signal and outputs it as a clock.・Locked loop circuit. （２）自動位相シフト回路は、クロックを入力とするｎ
進カウンタと、前記ｎ進カウンタの値と周波数制御信号
の値とに応じたシフトパルスとシフト方向を出力するシ
フトパルスパターンテーブルと、前記シフトパルスによ
りカウントアップもしくはカウントダウンを行うｍ進ア
ップ・ダウンカウンタと、前記ｍ進アップ・ダウンカウ
ンタの値によりｍ進リングカウンタの出力を選択し、ク
ロックとして出力するｍ−１セレクタとにより構成され
ることを特徴とする特許請求の範囲第（１）項記載のデ
ジタル・フェーズ・ロックド・ループ回路。(2) The automatic phase shift circuit receives a clock as input.
a base counter, a shift pulse pattern table that outputs a shift pulse and a shift direction according to the value of the n-base counter and the value of the frequency control signal, and an m-base up/down counter that counts up or down according to the shift pulse. and an m-1 selector that selects the output of the m-ary ring counter based on the value of the m-ary up/down counter and outputs it as a clock. digital phase-locked loop circuit.