JPS63108875A - Video signal synchronizing device - Google Patents
Video signal synchronizing deviceInfo
- Publication number
- JPS63108875A JPS63108875A JP25445986A JP25445986A JPS63108875A JP S63108875 A JPS63108875 A JP S63108875A JP 25445986 A JP25445986 A JP 25445986A JP 25445986 A JP25445986 A JP 25445986A JP S63108875 A JPS63108875 A JP S63108875A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- external
- synchronization signal
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 239000002131 composite material Substances 0.000 abstract description 8
- 238000000926 separation method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、スーパーインポーザやデジタイザ等におい
て外部同期信号に同期した内部同期信号を作成する場合
に用いて好適な映像信号同期装置に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a video signal synchronization device suitable for use in creating an internal synchronization signal synchronized with an external synchronization signal in a superimposer, digitizer, or the like.
「従来の技術」
第4図は、スーパーインポーザ等に用いられる従来の同
期信号発生回路の構成を示すブロック図である。図にお
いて、1は同期分離回路であり、入力端に供給される外
部映像信号から、水平同期信号H,5YNCと垂直同期
信号V、5YNCとを分離して出力する。水平同期出力
H,5YNCは、位相比較器2の二方の入力端に供給さ
れ、位相比較器2の出力信号はローパスフィルタ3によ
って平滑された後電圧制御発振器4の制御入力端に供給
される。電圧制御発振器4の出力信号は、クロック信6
号CKとして同期信号発生器5に供給される。同期信号
発生器5は、クロック信号CKを分周して内部水平同期
信号HSを作成する■この内部水平同期信号HSは、位
相比較回路2の他方の入力端に供給されるとともに、内
部回路の所定部分に供給される。上述した位相比較回路
2、ローパスフィルタ3、電圧制御発振器4および同期
信号発生器5の水平同期信号作成部によってPLL(フ
ェイズ・ロックド・ループ)が構成されており、これに
より、内部水平同期信号HSが外部水平同期信号H,5
YNCに正確に同期するようになっている。"Prior Art" FIG. 4 is a block diagram showing the configuration of a conventional synchronization signal generation circuit used in a superimposer or the like. In the figure, 1 is a synchronization separation circuit which separates and outputs horizontal synchronization signals H, 5YNC and vertical synchronization signals V, 5YNC from an external video signal supplied to an input terminal. The horizontal synchronization output H, 5YNC is supplied to the two input terminals of the phase comparator 2, and the output signal of the phase comparator 2 is smoothed by the low-pass filter 3 and then supplied to the control input terminal of the voltage controlled oscillator 4. . The output signal of the voltage controlled oscillator 4 is a clock signal 6
The signal CK is supplied to the synchronization signal generator 5 as the signal CK. The synchronization signal generator 5 divides the clock signal CK to generate an internal horizontal synchronization signal HS. This internal horizontal synchronization signal HS is supplied to the other input terminal of the phase comparator circuit 2, and is also supplied to the other input terminal of the internal circuit. It is supplied to a predetermined portion. A PLL (phase locked loop) is configured by the above-mentioned horizontal synchronization signal generator of the phase comparator circuit 2, low-pass filter 3, voltage-controlled oscillator 4, and synchronization signal generator 5. is the external horizontal synchronization signal H,5
It is designed to synchronize accurately with YNC.
また、同期分離回路lは、映像信号中の垂直同期信号か
らフレームリセット信号を作成し、これを同期信号発生
器5に供給する。この場合、同期分離回路lは、外部映
像信号がインターレース方式による場合は、偶数フィー
ルドの垂直同期信号のタイミングにおいてフレームリセ
ット信号を作成し、外部映像信号がノンインターレース
方式による場合は、各フィールドの垂直同期信号のタイ
ミングにおいてフレームリセット信号を作成する。Further, the synchronization separation circuit 1 creates a frame reset signal from the vertical synchronization signal in the video signal, and supplies this to the synchronization signal generator 5. In this case, the synchronization separation circuit l creates a frame reset signal at the timing of the vertical synchronization signal of an even field when the external video signal is based on an interlaced system, and creates a frame reset signal at the timing of the vertical synchronizing signal of each field when the external video signal is based on a non-interlaced system. A frame reset signal is created at the timing of the synchronization signal.
同期信号発生器5は、PLLによって作成した水平同期
信号1−I Sを内部用水平同期信号として出力すると
としに、フレームリセット信号に基づいて内部垂直同期
信号VSを作成して出力する。The synchronization signal generator 5 outputs the horizontal synchronization signal 1-IS created by the PLL as an internal horizontal synchronization signal, and also creates and outputs an internal vertical synchronization signal VS based on the frame reset signal.
「発明が解決しようとする問題点」
ところで、外部映像信号に含まれる同期信号には、第5
図(イ)に示すような標準タイプ(2:Iインターレー
ス)のものや、同図(ロ)に示すような変形タイプのも
のがある。変形タイプの例としては、垂直同期信号期間
中に水平同期信号が含まれないもの、等化パルスが含ま
れないもの、あるいは、第5図(ロ)に示すようにその
双方が含まれないものなどがある。"Problems to be Solved by the Invention" By the way, the synchronization signal included in the external video signal has a fifth
There is a standard type (2:I interlace) as shown in Figure (A), and a modified type as shown in Figure (B). Examples of modified types include those that do not include a horizontal synchronizing signal during the vertical synchronizing signal period, those that do not include an equalization pulse, or those that do not include both as shown in Figure 5 (b). and so on.
この場合、従来の同期信号発生回路において、映像信号
中の同期信号が変形タイプの同期信号であると、垂直帰
線期間において水平同期を抽出することができず、この
結果、内部水平同期信号を作成するPLLが不安定とな
って同期のずれや乱れが発生することがあった。In this case, in the conventional synchronization signal generation circuit, if the synchronization signal in the video signal is a modified type of synchronization signal, horizontal synchronization cannot be extracted during the vertical retrace period, and as a result, the internal horizontal synchronization signal cannot be extracted. The PLL to be created may become unstable, resulting in out-of-synchronization or disturbances.
この発明は、上述した事情に鑑みてなされたもので、標
準パターンとは異なった同期信号をもつ外部映像信号が
供給された場合でも、同期のずれや乱調が生じることが
ない映像信号同期方法を提供することを目的としている
。The present invention was made in view of the above-mentioned circumstances, and provides a video signal synchronization method that does not cause synchronization deviations or disturbances even when an external video signal with a synchronization signal different from the standard pattern is supplied. is intended to provide.
「問題点を解決するための手段」
この発明は、上記問題点を解決するために、一方の入力
端に外部信号中の水平同期信号が供給される位相比較器
と、この位相比較器の出力信号を平滑するローパスフィ
ルタと、このローパスフィルタの出力が制御電圧として
供給される電圧制御発振器と、この電圧制御発振器の出
力信号を分周するとと乙に分周出力を前記位相比較器の
他方の入力端に供給する分周器とからなるフェイズロッ
クドループと、前記外部信号の垂直同期信号に対応する
期間を検出し、この検出期間においては前記位相比較器
の他方の入力端に対し前記分周器の出力信号に代えて前
記外部水平同期信号を供給ずろ切換手段とを具備し、前
記分周器の出力端から内部水平同期信号を取り出すこと
を特徴としている。"Means for Solving the Problems" In order to solve the above problems, the present invention provides a phase comparator to which a horizontal synchronizing signal among external signals is supplied to one input terminal, and an output of this phase comparator. A low-pass filter smoothes the signal, a voltage-controlled oscillator to which the output of this low-pass filter is supplied as a control voltage, and when the output signal of this voltage-controlled oscillator is frequency-divided, the frequency-divided output is transmitted to the other phase comparator. A phase-locked loop consisting of a frequency divider supplied to the input terminal and a period corresponding to the vertical synchronization signal of the external signal, and during this detection period, the frequency divider is supplied to the other input terminal of the phase comparator. The frequency divider is characterized in that it is provided with a shift switching means for supplying the external horizontal synchronizing signal in place of the output signal of the frequency divider, and extracting the internal horizontal synchronizing signal from the output terminal of the frequency divider.
「作用 」
外部同期信号の垂直同期期間に対応する期間においては
、位相比較器の両入力端に外部水平同期信号が共通に供
給され、この結果、前記位相比較器の出力が0となって
フェイズロックドループが固定され、前記分周器の出力
周波数が直前の値を維持する。"Operation" During the period corresponding to the vertical synchronization period of the external synchronization signal, the external horizontal synchronization signal is commonly supplied to both input terminals of the phase comparator, and as a result, the output of the phase comparator becomes 0 and the phase A locked loop is fixed and the output frequency of the frequency divider maintains its previous value.
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。"Embodiments" Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図は、この発明の一実施例の構成を示すブロック図
である。なお、この図において、第4図の各部と対応す
る部分には同一の符号を付し、その説明を省略する。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In this figure, the same reference numerals are given to the parts corresponding to those in FIG. 4, and the explanation thereof will be omitted.
図において、IOは同期分離回路であり、外部映像信号
から水平同期信号および複合同期信号を抽出する。この
同期分離回路IOが抽出した外部水平同期信号HSYN
Cは位相比較器2の一方の入力端に供給され、外部複合
同期信号5YNCは切換パルス発生回路11に供給され
ている。また、同期分離回路10は、第4図に示す同期
分離回路lと開枠にフレームリセット信号を作成し、こ
の信号を同期信号発生器12に供給する。In the figure, IO is a synchronization separation circuit, which extracts a horizontal synchronization signal and a composite synchronization signal from an external video signal. External horizontal synchronization signal HSYN extracted by this synchronization separation circuit IO
C is supplied to one input terminal of the phase comparator 2, and the external composite synchronization signal 5YNC is supplied to the switching pulse generation circuit 11. Further, the synchronization separation circuit 10 creates a frame reset signal in an open frame with the synchronization separation circuit l shown in FIG. 4, and supplies this signal to the synchronization signal generator 12.
同期信号発生器12は、電圧制御発振器4の出力パルス
を分周する分周器を有しており、この分周器の出力を内
部水平同期信号H8として、スイッチング素子SWの切
換端子すおよび図示せぬ内部回路に出力する。また、同
期信号発生器12は、分周器の出力パルス、および同期
分離回路lOから供給されるフレームリセット信号に基
づいて内部垂直同期信号VSを作成する。The synchronization signal generator 12 has a frequency divider that frequency-divides the output pulse of the voltage-controlled oscillator 4, and uses the output of this frequency divider as an internal horizontal synchronization signal H8 to the switching terminals of the switching element SW. Output to internal circuit not shown. Furthermore, the synchronization signal generator 12 creates an internal vertical synchronization signal VS based on the output pulse of the frequency divider and the frame reset signal supplied from the synchronization separation circuit IO.
切換パルス発生回路11は、同期分離回路IOから供給
される外部複合同期信号5YNCから垂直同期信号を検
出し、この垂直同期信号の検出期間においては、スイッ
チング素子SWに供給している制御信号Scをl”信号
とする。スイッチング素子SWは、切換端子aに外部水
平同期信号[I S Y N Cが供給されるようにな
っており、また、共通端子Cが位相比較器2の他方の入
力端に接続されている。このスイッチング素子SWは、
制御信号Scが“l”信号のときは端子a側に切換えら
れ、制御信号Scが“0”のときは端子す側に切換えら
れる。The switching pulse generation circuit 11 detects a vertical synchronization signal from the external composite synchronization signal 5YNC supplied from the synchronization separation circuit IO, and during the detection period of this vertical synchronization signal, the control signal Sc supplied to the switching element SW is The switching element SW has a switching terminal a supplied with an external horizontal synchronizing signal [ISYNC, and a common terminal C connected to the other input terminal of the phase comparator 2. This switching element SW is connected to
When the control signal Sc is an "l" signal, it is switched to the terminal a side, and when the control signal Sc is "0", it is switched to the terminal a side.
次に、上記構成によるこの実施例の動作について説明す
る。Next, the operation of this embodiment with the above configuration will be explained.
今、同期分離回路10が抽出した外部複合同期信号5Y
NCが、第2図(イ)に示す波形であったとする。この
波形は、等価パルスがなく、また、垂直同期信号期間に
おいて水平同期信号が含まれていない非標準タイプ同期
信号である。Now, the external composite synchronization signal 5Y extracted by the synchronization separation circuit 10
Assume that the NC has the waveform shown in FIG. 2(a). This waveform is a non-standard type synchronization signal that does not have an equivalent pulse and does not include a horizontal synchronization signal in the vertical synchronization signal period.
まず、垂直同期信号が出力される時刻tlまでは、切換
パルス発生回路11の出力信号Scが“0″であるから
、スイッチング素子SWが端子す側を選択しており、こ
の結果、同期信号発生器I2が出力する内部同期信号H
Sがスイッチング素子SWを介して位相比較器2の他方
の入力端に供給される。これにより、位相比較器2、ロ
ーパスフィルタ3、電圧制御発振器4および同期信号発
生器12内の分周器によりフェイズロックドループが構
成され、内部水平同期信号HSは、外部水平同期信号H
S Y N Cに等しい同期信号となる。First, until the time tl when the vertical synchronization signal is output, the output signal Sc of the switching pulse generation circuit 11 is "0", so the switching element SW selects the terminal side, and as a result, the synchronization signal is generated. Internal synchronization signal H output by device I2
S is supplied to the other input terminal of the phase comparator 2 via the switching element SW. As a result, a phase-locked loop is configured by the phase comparator 2, the low-pass filter 3, the voltage-controlled oscillator 4, and the frequency divider in the synchronization signal generator 12, and the internal horizontal synchronization signal HS is converted into the external horizontal synchronization signal H.
It becomes a synchronization signal equal to S Y N C.
次に、時刻1+になって垂直同期信号が出力されろと、
切換パルス発生器11が出力する制御信号Scが“l”
信号になり、スイッチング素子SWが端子a側を選択す
る。この結果、位相比較器2の両入力端には外部水平同
期信号HSYNCが共通に供給され、位相比較器2の入
力位相差は0となる。したがって、ローパスフィルタ3
の出力信号がOとなり、電圧制御発振器4の発振周波数
は、時刻1.の直前の値に固定される。これにより、内
部水平同期信号H9は、垂直同期期間においてら、それ
以前の状態で出力され続ける。Next, at time 1+, the vertical synchronization signal is output.
The control signal Sc output by the switching pulse generator 11 is “l”
The switching element SW selects the terminal a side. As a result, the external horizontal synchronizing signal HSYNC is commonly supplied to both input ends of the phase comparator 2, and the input phase difference of the phase comparator 2 becomes zero. Therefore, the low pass filter 3
The output signal of becomes O, and the oscillation frequency of the voltage controlled oscillator 4 changes to the time 1. Fixed to the previous value. As a result, the internal horizontal synchronization signal H9 continues to be output in the previous state during the vertical synchronization period.
そして、垂直同期信号の終了時刻し、になると、切換パ
ルス発生器+1が信号Scを“0”信号とし、これによ
り、スイッチング素子SWが再び端子す側を選択する。Then, at the end time of the vertical synchronization signal, the switching pulse generator +1 sets the signal Sc to a "0" signal, and the switching element SW again selects the terminal side.
この結果、時刻t、以後は、イズロツクドループによっ
て外部同期信号HS YNCに一致した内部水平同期信
号1−I Sが発生される。As a result, from time t onward, the internal horizontal synchronizing signal 1-IS that matches the external synchronizing signal HSYNC is generated by the idle locked loop.
なお、同期信号発生器12内において、等価パルスを作
成し、これを内部同期信号に付加するようにしている場
合は、内部複合同期信号を切換パルス発生回路11に供
給するとともに、この切換パルス発生回路11が等価パ
ルスを検出している間において制御信号Scを“l“信
号となるように構成すればよい(第2図(ハ)の時刻t
0〜t。Note that if an equivalent pulse is created in the synchronization signal generator 12 and added to the internal synchronization signal, the internal composite synchronization signal is supplied to the switching pulse generation circuit 11, and this switching pulse generation The control signal Sc may be configured to be the "l" signal while the circuit 11 is detecting the equivalent pulse (time t in FIG. 2 (c)).
0~t.
参照)。゛また、切換パルス発生回路11は、外部複合
同期信号5YNCと内部複合同期信号5YNC゛の双方
によって垂直同期期間(および等価パルス期間)を検出
してらよく、いずれか一方の同期信号によって検出動作
を行うようにしてらよい。reference). Furthermore, the switching pulse generation circuit 11 may detect the vertical synchronization period (and equivalent pulse period) using both the external composite synchronization signal 5YNC and the internal composite synchronization signal 5YNC, and perform the detection operation using either one of the synchronization signals. You should try to do it.
次に、第3図は、上記実施例の具体的な構成例を示すブ
ロック図で−あり、ソニー社製のV6O13、V6O1
3およびモトローラ社製のM CI −1066、M
CI 4538、N(CI −1013等を用りに各I
Cの名称および端子番号を示す。Next, FIG. 3 is a block diagram showing a specific example of the configuration of the above embodiment.
3 and Motorola M CI-1066, M
CI 4538, N (each I using CI-1013 etc.)
C name and terminal number are shown.
図において入力端子2oには、フェイズロックドループ
によって発生された内部水平同期信号(等価パルス付き
)が供給されるようになっており、モノステーブルマル
チバイブレータ21の時定数τはほぼ3/4H(Hはl
水平走査期間)に設定されている。In the figure, the input terminal 2o is supplied with an internal horizontal synchronizing signal (with equivalent pulses) generated by a phase-locked loop, and the time constant τ of the monostable multivibrator 21 is approximately 3/4H (H is l
(horizontal scanning period).
外部同期信号は、端子25から供給され、同期分離回路
26.27によって同期信号が抽出される。同期分離回
路26によって抽出された外部同期信号は、位相比較器
28の一方の入力端に供給される。また、同期分離回路
27によって抽出された外部同期信号はスイッチング素
子22の一方の切換端子に供給されるとともに、OR積
分回路により積分され、これにより、点P1において外
部垂直同期信号が抽出される。点P+において得られた
外部垂直同期信号はインバータによって反転された後、
フリップ70ツブ23のリセット端子に供給される。ス
イッチング素子22は、フリップフロップ23の出力信
号により、オン/オフ制御されるようになっており、ま
た、他方の切換端子には内部同期信号が供給されている
。The external synchronization signal is supplied from the terminal 25, and the synchronization signal is extracted by the synchronization separation circuits 26 and 27. The external synchronization signal extracted by the synchronization separation circuit 26 is supplied to one input terminal of a phase comparator 28. Further, the external synchronization signal extracted by the synchronization separation circuit 27 is supplied to one switching terminal of the switching element 22, and is integrated by the OR integration circuit, whereby an external vertical synchronization signal is extracted at point P1. After the external vertical synchronization signal obtained at point P+ is inverted by an inverter,
The flip 70 is supplied to the reset terminal of the knob 23. The switching element 22 is controlled on/off by the output signal of the flip-flop 23, and the other switching terminal is supplied with an internal synchronization signal.
上記構成によれば、垂直同期期間以外においては、内部
水平同期信号によってフリップフロップ23がセット状
態となるため、位相比較器28は内部同期信号と外部同
期信号を比較し、垂直同期期間になると、フリップフロ
ップ22がインバータの出力によりリセットされ、これ
により、位相比較器28の両入力端に外部同期信号が供
給される。According to the above configuration, since the flip-flop 23 is set in the internal horizontal synchronization signal during periods other than the vertical synchronization period, the phase comparator 28 compares the internal synchronization signal and the external synchronization signal, and when the vertical synchronization period comes, Flip-flop 22 is reset by the output of the inverter, thereby providing an external synchronization signal to both inputs of phase comparator 28.
「発明の効果」
以上説明したように、この発明によれば、一方の入力端
に外部信号中の水平同期信号が供給される位相比較器と
、この位相比較器の出力信号を平滑するローパスフィル
タと、このローパスフィルタの出力が制御電圧として供
給される電圧制御発振器と、この電圧制御発振器の出力
信号を分周するとともに分周出力を前記位相比較器の他
方の入力端に供給する分周器とからなるフェイズロック
ドループと、前記外部信号の垂直同期信号に対応する期
間を検出し、この検出期間においては前記位相比較器の
他方の入力端に対し前記分周器の出力信号に代えて前記
外部水平同期信号を供給する切換手段とを具備し、前記
分周器の出力信号に基づいて内部水平同期信号を作成す
るようにしたので、外部同期信号が非標準タイプであっ
ても、同期の乱れや外れを起こすことなく、安定した内
部同期信号を作成することができる。"Effects of the Invention" As explained above, according to the present invention, there is provided a phase comparator to which a horizontal synchronizing signal in an external signal is supplied to one input terminal, and a low-pass filter that smoothes the output signal of this phase comparator. a voltage controlled oscillator to which the output of this low-pass filter is supplied as a control voltage; and a frequency divider that divides the output signal of this voltage controlled oscillator and supplies the divided output to the other input terminal of the phase comparator. and a period corresponding to the vertical synchronization signal of the external signal, and during this detection period, the signal is applied to the other input terminal of the phase comparator instead of the output signal of the frequency divider. Since the internal horizontal synchronization signal is created based on the output signal of the frequency divider, even if the external synchronization signal is of a non-standard type, the synchronization can be easily performed. A stable internal synchronization signal can be created without causing any disturbance or deviation.
第1図はこの発明の一実施例の構成を示すブロック図、
第2図は同実施例の動作を説明するための波形図、第3
図は実施例のより具体的な回路の構成を示すブロック図
、第4図は従来の同期信号発生回路の構成を示すブロッ
ク図、第5図は同期信号の種類を示す波形図である。
2・・・・・・位相比較器、3・・・・・・ローパスフ
ィルタ、4・・・・・・電圧制御発振器、11・・・・
・・切換パルス発生器(切換手段)、12・・・・・・
同期信号発生器(分周器)、SW・・・・・・スイッチ
ング手段(切換手段)。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
Figure 2 is a waveform diagram for explaining the operation of the same embodiment;
FIG. 4 is a block diagram showing a more specific circuit configuration of the embodiment, FIG. 4 is a block diagram showing the configuration of a conventional synchronization signal generation circuit, and FIG. 5 is a waveform diagram showing types of synchronization signals. 2... Phase comparator, 3... Low pass filter, 4... Voltage controlled oscillator, 11...
...Switching pulse generator (switching means), 12...
Synchronous signal generator (frequency divider), SW...Switching means (switching means).
Claims (1)
位相比較器と、この位相比較器の出力信号を平滑するロ
ーパスフィルタと、このローパスフィルタの出力が制御
電圧として供給される電圧制御発振器と、この電圧制御
発振器の出力信号を分周するとともに分周出力を前記位
相比較器の他方の入力端に供給する分周器とからなるフ
ェイズロックドループと、前記外部信号の垂直同期信号
に対応する期間を検出し、この検出期間においては前記
位相比較器の他方の入力端に対し前記分周器の出力信号
に代えて前記外部水平同期信号を供給する切換手段とを
具備し、前記分周器の出力信号に基づいて内部水平同期
信号を作成することを特徴とする映像信号同期装置。A phase comparator to which a horizontal synchronizing signal among external signals is supplied to one input terminal, a low-pass filter that smoothes the output signal of this phase comparator, and a voltage-controlled oscillator to which the output of this low-pass filter is supplied as a control voltage. and a frequency divider that divides the output signal of the voltage controlled oscillator and supplies the divided output to the other input terminal of the phase comparator, and corresponds to the vertical synchronization signal of the external signal. switching means for detecting a period during which the frequency divider is detected, and supplying the external horizontal synchronizing signal to the other input terminal of the phase comparator in place of the output signal of the frequency divider during the detection period; A video signal synchronization device characterized in that an internal horizontal synchronization signal is created based on an output signal of a video signal synchronization device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25445986A JPS63108875A (en) | 1986-10-25 | 1986-10-25 | Video signal synchronizing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25445986A JPS63108875A (en) | 1986-10-25 | 1986-10-25 | Video signal synchronizing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63108875A true JPS63108875A (en) | 1988-05-13 |
Family
ID=17265315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25445986A Pending JPS63108875A (en) | 1986-10-25 | 1986-10-25 | Video signal synchronizing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63108875A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0454153A2 (en) * | 1990-04-27 | 1991-10-30 | Sanyo Electric Co., Ltd. | Synchronizing circuit and counter in image pickup system |
JPH08149332A (en) * | 1994-11-25 | 1996-06-07 | Nec Corp | Synchronizing regenerator and display system using the regenerator |
-
1986
- 1986-10-25 JP JP25445986A patent/JPS63108875A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0454153A2 (en) * | 1990-04-27 | 1991-10-30 | Sanyo Electric Co., Ltd. | Synchronizing circuit and counter in image pickup system |
JPH08149332A (en) * | 1994-11-25 | 1996-06-07 | Nec Corp | Synchronizing regenerator and display system using the regenerator |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63108875A (en) | Video signal synchronizing device | |
US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
JPH0722380B2 (en) | Phase lock circuit for video signal | |
JPH0832833A (en) | Video system pulse generating circuit | |
JP2515097Y2 (en) | Color frame detection circuit | |
JP2776334B2 (en) | Phase locked loop | |
JPH06276089A (en) | Pll circuit | |
JPH0752843B2 (en) | PLL circuit | |
JP2714193B2 (en) | Digital television receiver | |
KR100287783B1 (en) | Cctv camera | |
KR100207633B1 (en) | Phase locked loop circuit | |
JPH0628382B2 (en) | Vertical sync signal generation circuit | |
JPS63203064A (en) | Synchronizing signal generator for video camera | |
JP2508863B2 (en) | Pedestal clamp circuit | |
JP2600866B2 (en) | Phase comparison device | |
JPS62114330A (en) | Phase synchronizing circuit | |
JP2713988B2 (en) | Horizontal AFC circuit | |
JPH09205582A (en) | Display clock generating circuit | |
JPH08336061A (en) | Pll device | |
JPH03119881A (en) | Clock generating circuit | |
JPH0382291A (en) | Phase synchornizing device | |
JPH0340667A (en) | Synchronizing circuit for video signal | |
JPH06261224A (en) | Pll circuit | |
JPS63276921A (en) | Pll circuit | |
JPH0458614A (en) | Pll synthesizer |