JPS63108599A - Holding circuit - Google Patents
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- JPS63108599A JPS63108599A JP25447886A JP25447886A JPS63108599A JP S63108599 A JPS63108599 A JP S63108599A JP 25447886 A JP25447886 A JP 25447886A JP 25447886 A JP25447886 A JP 25447886A JP S63108599 A JPS63108599 A JP S63108599A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は低電圧動作が要求されるホールド回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a hold circuit that requires low voltage operation.
従来のホールド回路を第3図において説明する。 A conventional hold circuit will be explained with reference to FIG.
第3図(a)は従来のホールド回路を示す回路図であり
、図において、1〜7.12,13.24はトランジス
タ、8〜11はダイオード、31〜33はコンデンサ、
41は抵抗、51〜53は定電流源、60は電源端子、
61は時定数設定端子、62.64は第1.第2ロジッ
ク入力端子、63はホールド電圧出力端子であり、これ
らにおいて、トランジスタ1,2はコンデンサ31と抵
抗41とからなる時定数回路の充放電トランジスタとし
て働き、トランジスタ3〜7は差動アンプを形成し、ダ
イオード10.11はホールド用コンデンサ32のリー
ク防止用ダイオードとして働き、トランジスタ12.1
3はカレントミラーを形成し、トランジスタ24は定電
流源53を遮断する動きをするものである。FIG. 3(a) is a circuit diagram showing a conventional hold circuit. In the figure, 1 to 7.12, 13.24 are transistors, 8 to 11 are diodes, 31 to 33 are capacitors,
41 is a resistor, 51 to 53 are constant current sources, 60 is a power terminal,
61 is a time constant setting terminal, 62.64 is the first. The second logic input terminal 63 is a hold voltage output terminal, in which transistors 1 and 2 act as charge/discharge transistors of a time constant circuit consisting of a capacitor 31 and a resistor 41, and transistors 3 to 7 serve as a differential amplifier. The diode 10.11 acts as a leakage prevention diode for the hold capacitor 32, and the transistor 12.1
3 forms a current mirror, and the transistor 24 acts to cut off the constant current source 53.
また、第3図(b)は上記各端子61〜64での信号波
形を示し、図において、Aは時定数設定端子61、B、
Dは第1.第2ロジック入力端子62゜64、Cはホ
ールド電圧出力端子63での信号波形である。Further, FIG. 3(b) shows the signal waveforms at each of the terminals 61 to 64, and in the figure, A is the time constant setting terminal 61, B is the
D is the first. The second logic input terminal 62°64,C is the signal waveform at the hold voltage output terminal 63.
次に動作について説明する。第1ロジック入力端子62
の電圧がHで、第2ロジック入力端子64の電圧がHか
らLへ変化すると、差動アンプの出力トランジスタ7を
通してホールド用コンデンサ32は充電される。次に上
記第2ロジック入力端子64の電圧がLからHになると
、定電流源53は遮断されるため、出力トランジスタ7
はホールド用コンデンサ32への充電を停止する。この
時、ホールド用コンデンサ32からダイオード11を通
して電流が流れようとしても、ダイオード10で遮断さ
れることとなる。しかも、ホールド用コンデンサ32は
ダイオード9と11の接続点に接続され、差動アンプの
反転入力であるトランジスタ4のベースはダイオード8
と10の接続点に接続されており、上記ホールド用コン
デンサ32と上記トランジスタ4とは独立して接続され
ているので、ホールド用コンデンサ32がホールドされ
ている時でも、トランジスタ4の入力電流に依存するこ
となく動作することとなる。Next, the operation will be explained. First logic input terminal 62
When the voltage at the second logic input terminal 64 changes from H to L, the hold capacitor 32 is charged through the output transistor 7 of the differential amplifier. Next, when the voltage at the second logic input terminal 64 changes from L to H, the constant current source 53 is cut off, so the output transistor 7
stops charging the hold capacitor 32. At this time, even if current attempts to flow from the hold capacitor 32 through the diode 11, the diode 10 will block it. Moreover, the hold capacitor 32 is connected to the connection point between the diodes 9 and 11, and the base of the transistor 4, which is the inverting input of the differential amplifier, is connected to the diode 8.
Since the hold capacitor 32 and the transistor 4 are connected independently, even when the hold capacitor 32 is held, the current does not depend on the input current of the transistor 4. It will work without any need.
従来のホールド回路は以上のように構成されているので
、電源電圧VCCの範囲はトランジスタ12と6の残り
電圧にトランジスタ7とダイオード9.10のベース・
エミッタ間電圧■。を加えたものとなり、上記電源電圧
vCeが1.5V以下の場合には動作することができな
いという問題点があった。Since the conventional hold circuit is configured as described above, the range of the power supply voltage VCC is the remaining voltage of transistors 12 and 6, the base voltage of transistor 7 and diode 9.
Emitter voltage■. There is a problem in that it cannot operate when the power supply voltage vCe is 1.5V or less.
この発明は上記のような問題点を解消するためになされ
たもので、電源電圧が1.5V以下の低電圧であっても
動作することができ、ホールド用コンデンサからのリー
クをカットして、低電圧でも安定したホールド機能を発
揮することができるホールド回路を得ることを目的とす
る。This invention was made to solve the above-mentioned problems, and can operate even when the power supply voltage is as low as 1.5V or less, and cuts leakage from the hold capacitor. The purpose of the present invention is to obtain a hold circuit that can exhibit a stable hold function even at low voltages.
この発明に係るホールド回路は、第3図(a)に示す従
来回路においてダイオード8〜11を各々抵抗に置き換
え、差動アンプの出力トランジスタをPNP形とし、ホ
ールド時に定電流源53と同時に差動アンプのバイアス
電流を遮断するようにしたものである。The hold circuit according to the present invention replaces the diodes 8 to 11 with resistors in the conventional circuit shown in FIG. This is designed to cut off the amplifier's bias current.
また、この発明の別の発明に係るホールド回路は、第3
図(a)に示す従来回路においてダイオード8〜11を
各々順方向電圧■、の小さいショットキーダイオードに
置き換え、差動アンプの出力トランジスタをPNP形と
したものである。Further, the hold circuit according to another invention of the present invention includes a third
In the conventional circuit shown in Figure (a), the diodes 8 to 11 are each replaced with Schottky diodes having a small forward voltage (2), and the output transistors of the differential amplifier are of PNP type.
この発明においては、第3図(alに示す従来回路にお
いてダイオード8〜11を各々抵抗に置き換えたので、
減電圧特性が改善され、低電圧でも勤作することができ
、しかもホールド時に定電流源53と同時に差動アンプ
のバイアス電流を遮断するので、ホールド時でのホール
ド用コンデンサからのリーク電流を回避することができ
る。In this invention, since diodes 8 to 11 in the conventional circuit shown in FIG. 3 (al) are each replaced with a resistor,
Reduced voltage characteristics have been improved, allowing operation even at low voltages, and since the bias current of the differential amplifier is cut off at the same time as the constant current source 53 during hold, leakage current from the hold capacitor during hold is avoided. can do.
また、この発明の別の発明においては、第3図(a)に
示す従来回路においてダイオード8〜11を各々■、の
小さいショットキーダイオードに置き換えたので、ホー
ルド時でのホールド用コンデンサからのリーク電流を回
避できるとともに、減電圧特性をも改善することができ
る。In addition, in another invention of the present invention, diodes 8 to 11 in the conventional circuit shown in FIG. 3(a) are each replaced with small Schottky diodes of . Not only can current be avoided, but voltage reduction characteristics can also be improved.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図はこの発明の一実施例によるホールド回路を示し
、図において、1〜7,12〜23はトランジスタ、3
1〜33はコンデンサ、41〜45は抵抗、51〜53
は定電流源、60〜64は従来回路と同じ端子を示す、
これらにおいて、7はPNP形の出力トランジスタであ
り、トランジスタ21と22.19と20.12と13
と18はそれぞれカレントミラーを形成している。また
トランジスタ16.17.18は差動アンプのバイアス
電流供給用トランジスタとして働き、トランジスタ23
は定電流源53を遮断する働きをするものである。抵抗
42と44.43と45は差動アンプ出力の分圧抵抗で
ある。他は従来回路と同じ働きをする。FIG. 1 shows a hold circuit according to an embodiment of the present invention, in which numerals 1 to 7, 12 to 23 are transistors;
1-33 are capacitors, 41-45 are resistors, 51-53
indicates a constant current source, 60 to 64 indicate the same terminals as the conventional circuit,
In these, 7 is a PNP type output transistor, and transistors 21, 22.19, 20.12, and 13
and 18 each form a current mirror. Transistors 16, 17, and 18 also act as bias current supply transistors for the differential amplifier, and transistor 23
serves to cut off the constant current source 53. Resistors 42 and 44, 43 and 45 are voltage dividing resistors for the differential amplifier output. The rest functions the same as the conventional circuit.
このような構成になる回路では、第1ロジック入力端子
62の電圧がHで、第2ロジック入力端子64の電圧が
HからLへ変化すると、差動アンプの出力トランジスタ
7を通してホールド用コンデンサ32が充電される。次
に上記答Σロジック入力端子64の電圧がLからHにな
ると、定電流源53は遮断されるため、トランジスタ2
1と22.19と20からなるカレントミラーがそれぞ
れ遮断され、トランジスタ12と13からなるカレント
ミラー及び差動アンプにバイアス電流を供給しているト
ランジスタ16,17.18がカットオフされることと
なる。In a circuit configured like this, when the voltage at the first logic input terminal 62 is H and the voltage at the second logic input terminal 64 changes from H to L, the hold capacitor 32 is connected through the output transistor 7 of the differential amplifier. It will be charged. Next, when the voltage at the Σ logic input terminal 64 changes from L to H, the constant current source 53 is cut off, so the transistor 2
The current mirrors consisting of transistors 1, 22, 19 and 20 are cut off, respectively, and the current mirrors consisting of transistors 12 and 13 and transistors 16, 17 and 18 which supply bias current to the differential amplifier are cut off. .
このように、ホールド用コンデンサ32がホールドの状
態にあっても、差動アンプのバイアス電流の供給が遮断
されるので、従来回路のダイオード8〜11を抵抗42
〜45とした本実施例回路であってもホールド用コンデ
ンサ32からのリーク電流をカットすることができ、し
かも、出力電圧範囲がトランジスタ12と17の残り電
圧と抵抗42と44または43と45の間の電圧差との
和になるので、電源電圧VCCが1.5V以下の低電圧
であっても動作可能となり、本実施例回路は低電圧でも
安定したホールド機能を発揮することができる。In this way, even if the hold capacitor 32 is in the hold state, the supply of bias current to the differential amplifier is cut off.
Even with the circuit of this embodiment set to 45 to 45, leakage current from the hold capacitor 32 can be cut, and the output voltage range is between the remaining voltage of transistors 12 and 17 and that of resistors 42 and 44 or 43 and 45. Therefore, it is possible to operate even if the power supply voltage VCC is a low voltage of 1.5 V or less, and the circuit of this embodiment can exhibit a stable hold function even at a low voltage.
第2図はこの発明の別の発明の一実施例によるホールド
回路を示し、図において、7はPNP形の出力トランジ
スタ、71〜74は■、の小さいショットキーダイオー
ドであり、他は第3図(a)と同一符号は同じものを示
す。FIG. 2 shows a hold circuit according to another embodiment of the present invention. In the figure, 7 is a PNP type output transistor, 71 to 74 are small Schottky diodes, and the others are the small Schottky diodes shown in FIG. 3. The same reference numerals as in (a) indicate the same thing.
本実施例回路では、第3図(a)に示す従来回路のダイ
オード8〜11の代わりにVFの小さいショットキーダ
イオード71〜74を用いたので、ホールド時のホール
ド用コンデンサ32からのリーク電流を回避できるのは
従来回路と同様であり、さらに減電圧特性をも改善する
ことができ、低電圧でも精度よく動作することができる
。In this example circuit, Schottky diodes 71 to 74 with small VF are used in place of diodes 8 to 11 in the conventional circuit shown in FIG. What can be avoided is the same as in the conventional circuit, and the voltage reduction characteristics can also be improved, allowing accurate operation even at low voltages.
以上のようにこの発明のホールド回路によれば、第3図
(a)に示す従来回路においてダイオード8〜11を各
々抵抗に置き換え、差動アンプの出力トランジスタをP
NP形とし、ホールド時に定電流源53と同時に差動ア
ンプのバイアス電流を遮断するようにしたので、低電圧
においても精度のよいホールド電圧を得ることのできる
効果がある。As described above, according to the hold circuit of the present invention, each of the diodes 8 to 11 in the conventional circuit shown in FIG. 3(a) is replaced with a resistor, and the output transistor of the differential amplifier is
Since it is of NP type and the bias current of the differential amplifier is cut off at the same time as the constant current source 53 during hold, there is an effect that a highly accurate hold voltage can be obtained even at a low voltage.
また、この発明の別の発明のホールド回路によれば、第
3図(alに示す従来回路においてダイオード8〜11
を各々vFの小さいショットキーダイオードに置き換え
、差動アンプの出力トランジスタをPNP形としたので
、低電圧においても精度のよいホールド電圧を得ること
のできる効果がある。Further, according to the hold circuit of another invention of the present invention, in the conventional circuit shown in FIG.
Since the output transistors of the differential amplifier are each replaced with a Schottky diode having a small vF and the output transistor of the differential amplifier is made of a PNP type, there is an effect that a highly accurate hold voltage can be obtained even at a low voltage.
第1図はこの発明の一実施例によるホールド回路を示す
回路図、第2図はこの発明の別の発明の一実施例による
ホールド回路を示す回路図、第3図(8)は従来のホー
ルド回路を示す回路図、第3図(b)は上記従来回路の
各端子での信号波形を示す図である。
図において、1〜7.12〜24はトランジスタ、31
〜33はコンデンサ、41〜45は抵抗、51〜53は
定電流源、60は電源端子、61は時定数設定端子、6
2.64は第1.第2ロジック入力端子、63はホール
ド電圧出力端子、71〜74はショットキーダイオード
である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a circuit diagram showing a hold circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a hold circuit according to another embodiment of the present invention, and FIG. 3 (8) is a circuit diagram showing a hold circuit according to another embodiment of the present invention. A circuit diagram showing the circuit, FIG. 3(b) is a diagram showing signal waveforms at each terminal of the conventional circuit. In the figure, 1 to 7. 12 to 24 are transistors, 31
~33 are capacitors, 41~45 are resistors, 51~53 are constant current sources, 60 is a power supply terminal, 61 is a time constant setting terminal, 6
2.64 is the 1st. A second logic input terminal, 63 is a hold voltage output terminal, and 71 to 74 are Schottky diodes. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (2)
なる時定数設定回路のコンデンサ電圧とを差動入力とし
、第1ロジック信号に応じて作動する差動アンプと、 その一端がともに上記差動アンプの出力トランジスタに
、他端がそれぞれ上記差動アンプの差動入力の一方と出
力端子とに接続された第1、第2の抵抗と、 その一端がともに後述するカレントミラー回路の第3の
カレントミラーに、他端がそれぞれ上記差動アンプの差
動入力の一方と出力端子とに接続された第3、第4の抵
抗と、 第2ロジック信号に応じてオン、オフされる第1のカレ
ントミラーと、該第1のカレントミラーにより制御され
、上記差動アンプのバイアス電流供給用の電源側及びア
ース側のトランジスタをオン、オフするための第2、第
3のカレントミラーとからなるカレントミラー回路を備
えてなることを特徴とするホールド回路。(1) In a hold circuit for holding a voltage, a differential input is made between an output holding capacitor for holding the output voltage, the voltage of the output holding capacitor, and the capacitor voltage of a time constant setting circuit consisting of a capacitor and a resistor. and a differential amplifier that operates in response to a first logic signal, one end of which is connected to the output transistor of the differential amplifier, and the other end of which is connected to one of the differential inputs and the output terminal of the differential amplifier, respectively. a first and second resistor, one end of which is connected to a third current mirror of a current mirror circuit described later, and a second resistor whose other end is connected to one of the differential inputs and an output terminal of the differential amplifier, respectively. 3. a fourth resistor, a first current mirror that is turned on and off in accordance with a second logic signal, and a power supply side controlled by the first current mirror for supplying bias current to the differential amplifier; A hold circuit comprising a current mirror circuit comprising second and third current mirrors for turning on and off a ground-side transistor.
なる時定数設定回路のコンデンサ電圧とを差動入力とし
、第1ロジック信号に応じて作動する差動アンプと、 アノードがともに上記差動アンプの出力トランジスタに
、カソードがそれぞれ上記差動アンプの差動入力の一方
と出力端子とに接続された第1、第2のショットキーダ
イオードと、 カソードがともに第2ロジック信号に応じてオン、オフ
されるカレントミラーに、アノードがそれぞれ上記差動
アンプの差動入力の一方と出力端子とに接続された第3
、第4のショットキーダイオードとを備えてなることを
特徴とするホールド回路。(2) In the hold circuit for holding the voltage, a differential input is made between the output holding capacitor for holding the output voltage, the voltage of the output holding capacitor, and the capacitor voltage of the time constant setting circuit consisting of the capacitor and resistor. and a differential amplifier that operates in response to a first logic signal; 1. A second Schottky diode and a current mirror whose cathodes are both turned on and off in response to a second logic signal, and whose anodes are connected to one of the differential inputs and the output terminal of the differential amplifier, respectively. Third
, and a fourth Schottky diode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25447886A JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25447886A JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63108599A true JPS63108599A (en) | 1988-05-13 |
Family
ID=17265605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25447886A Pending JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63108599A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
-
1986
- 1986-10-24 JP JP25447886A patent/JPS63108599A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
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