JPS63108599A - Holding circuit - Google Patents
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- JPS63108599A JPS63108599A JP25447886A JP25447886A JPS63108599A JP S63108599 A JPS63108599 A JP S63108599A JP 25447886 A JP25447886 A JP 25447886A JP 25447886 A JP25447886 A JP 25447886A JP S63108599 A JPS63108599 A JP S63108599A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は低電圧動作が要求されるホールド回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a hold circuit that requires low voltage operation.
従来のホールド回路を第３図において説明する。 A conventional hold circuit will be explained with reference to FIG.
第３図（ａ）は従来のホールド回路を示す回路図であり
、図において、１〜７．１２，１３．２４はトランジス
タ、８〜１１はダイオード、３１〜３３はコンデンサ、
４１は抵抗、５１〜５３は定電流源、６０は電源端子、
６１は時定数設定端子、６２．６４は第１．第２ロジッ
ク入力端子、６３はホールド電圧出力端子であり、これ
らにおいて、トランジスタ１，２はコンデンサ３１と抵
抗４１とからなる時定数回路の充放電トランジスタとし
て働き、トランジスタ３〜７は差動アンプを形成し、ダ
イオード１０．１１はホールド用コンデンサ３２のリー
ク防止用ダイオードとして働き、トランジスタ１２．１
３はカレントミラーを形成し、トランジスタ２４は定電
流源５３を遮断する動きをするものである。FIG. 3(a) is a circuit diagram showing a conventional hold circuit. In the figure, 1 to 7.12, 13.24 are transistors, 8 to 11 are diodes, 31 to 33 are capacitors,
41 is a resistor, 51 to 53 are constant current sources, 60 is a power terminal,
61 is a time constant setting terminal, 62.64 is the first. The second logic input terminal 63 is a hold voltage output terminal, in which transistors 1 and 2 act as charge/discharge transistors of a time constant circuit consisting of a capacitor 31 and a resistor 41, and transistors 3 to 7 serve as a differential amplifier. The diode 10.11 acts as a leakage prevention diode for the hold capacitor 32, and the transistor 12.1
3 forms a current mirror, and the transistor 24 acts to cut off the constant current source 53.
また、第３図（ｂ）は上記各端子６１〜６４での信号波
形を示し、図において、Ａは時定数設定端子６１、Ｂ、
Ｄは第１．第２ロジック入力端子６２゜６４、Ｃはホ
ールド電圧出力端子６３での信号波形である。Further, FIG. 3(b) shows the signal waveforms at each of the terminals 61 to 64, and in the figure, A is the time constant setting terminal 61, B is the
D is the first. The second logic input terminal 62°64,C is the signal waveform at the hold voltage output terminal 63.
次に動作について説明する。第１ロジック入力端子６２
の電圧がＨで、第２ロジック入力端子６４の電圧がＨか
らＬへ変化すると、差動アンプの出力トランジスタ７を
通してホールド用コンデンサ３２は充電される。次に上
記第２ロジック入力端子６４の電圧がＬからＨになると
、定電流源５３は遮断されるため、出力トランジスタ７
はホールド用コンデンサ３２への充電を停止する。この
時、ホールド用コンデンサ３２からダイオード１１を通
して電流が流れようとしても、ダイオード１０で遮断さ
れることとなる。しかも、ホールド用コンデンサ３２は
ダイオード９と１１の接続点に接続され、差動アンプの
反転入力であるトランジスタ４のベースはダイオード８
と１０の接続点に接続されており、上記ホールド用コン
デンサ３２と上記トランジスタ４とは独立して接続され
ているので、ホールド用コンデンサ３２がホールドされ
ている時でも、トランジスタ４の入力電流に依存するこ
となく動作することとなる。Next, the operation will be explained. First logic input terminal 62
When the voltage at the second logic input terminal 64 changes from H to L, the hold capacitor 32 is charged through the output transistor 7 of the differential amplifier. Next, when the voltage at the second logic input terminal 64 changes from L to H, the constant current source 53 is cut off, so the output transistor 7
stops charging the hold capacitor 32. At this time, even if current attempts to flow from the hold capacitor 32 through the diode 11, the diode 10 will block it. Moreover, the hold capacitor 32 is connected to the connection point between the diodes 9 and 11, and the base of the transistor 4, which is the inverting input of the differential amplifier, is connected to the diode 8.
Since the hold capacitor 32 and the transistor 4 are connected independently, even when the hold capacitor 32 is held, the current does not depend on the input current of the transistor 4. It will work without any need.
従来のホールド回路は以上のように構成されているので
、電源電圧ＶＣＣの範囲はトランジスタ１２と６の残り
電圧にトランジスタ７とダイオード９．１０のベース・
エミッタ間電圧■。を加えたものとなり、上記電源電圧
ｖＣｅが１．５Ｖ以下の場合には動作することができな
いという問題点があった。Since the conventional hold circuit is configured as described above, the range of the power supply voltage VCC is the remaining voltage of transistors 12 and 6, the base voltage of transistor 7 and diode 9.
Emitter voltage■. There is a problem in that it cannot operate when the power supply voltage vCe is 1.5V or less.
この発明は上記のような問題点を解消するためになされ
たもので、電源電圧が１．５Ｖ以下の低電圧であっても
動作することができ、ホールド用コンデンサからのリー
クをカットして、低電圧でも安定したホールド機能を発
揮することができるホールド回路を得ることを目的とす
る。This invention was made to solve the above-mentioned problems, and can operate even when the power supply voltage is as low as 1.5V or less, and cuts leakage from the hold capacitor. The purpose of the present invention is to obtain a hold circuit that can exhibit a stable hold function even at low voltages.
この発明に係るホールド回路は、第３図（ａ）に示す従
来回路においてダイオード８〜１１を各々抵抗に置き換
え、差動アンプの出力トランジスタをＰＮＰ形とし、ホ
ールド時に定電流源５３と同時に差動アンプのバイアス
電流を遮断するようにしたものである。The hold circuit according to the present invention replaces the diodes 8 to 11 with resistors in the conventional circuit shown in FIG. This is designed to cut off the amplifier's bias current.
また、この発明の別の発明に係るホールド回路は、第３
図（ａ）に示す従来回路においてダイオード８〜１１を
各々順方向電圧■、の小さいショットキーダイオードに
置き換え、差動アンプの出力トランジスタをＰＮＰ形と
したものである。Further, the hold circuit according to another invention of the present invention includes a third
In the conventional circuit shown in Figure (a), the diodes 8 to 11 are each replaced with Schottky diodes having a small forward voltage (2), and the output transistors of the differential amplifier are of PNP type.
この発明においては、第３図（ａｌに示す従来回路にお
いてダイオード８〜１１を各々抵抗に置き換えたので、
減電圧特性が改善され、低電圧でも勤作することができ
、しかもホールド時に定電流源５３と同時に差動アンプ
のバイアス電流を遮断するので、ホールド時でのホール
ド用コンデンサからのリーク電流を回避することができ
る。In this invention, since diodes 8 to 11 in the conventional circuit shown in FIG. 3 (al) are each replaced with a resistor,
Reduced voltage characteristics have been improved, allowing operation even at low voltages, and since the bias current of the differential amplifier is cut off at the same time as the constant current source 53 during hold, leakage current from the hold capacitor during hold is avoided. can do.
また、この発明の別の発明においては、第３図（ａ）に
示す従来回路においてダイオード８〜１１を各々■、の
小さいショットキーダイオードに置き換えたので、ホー
ルド時でのホールド用コンデンサからのリーク電流を回
避できるとともに、減電圧特性をも改善することができ
る。In addition, in another invention of the present invention, diodes 8 to 11 in the conventional circuit shown in FIG. 3(a) are each replaced with small Schottky diodes of . Not only can current be avoided, but voltage reduction characteristics can also be improved.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例によるホールド回路を示し
、図において、１〜７，１２〜２３はトランジスタ、３
１〜３３はコンデンサ、４１〜４５は抵抗、５１〜５３
は定電流源、６０〜６４は従来回路と同じ端子を示す、
これらにおいて、７はＰＮＰ形の出力トランジスタであ
り、トランジスタ２１と２２．１９と２０．１２と１３
と１８はそれぞれカレントミラーを形成している。また
トランジスタ１６．１７．１８は差動アンプのバイアス
電流供給用トランジスタとして働き、トランジスタ２３
は定電流源５３を遮断する働きをするものである。抵抗
４２と４４．４３と４５は差動アンプ出力の分圧抵抗で
ある。他は従来回路と同じ働きをする。FIG. 1 shows a hold circuit according to an embodiment of the present invention, in which numerals 1 to 7, 12 to 23 are transistors;
1-33 are capacitors, 41-45 are resistors, 51-53
indicates a constant current source, 60 to 64 indicate the same terminals as the conventional circuit,
In these, 7 is a PNP type output transistor, and transistors 21, 22.19, 20.12, and 13
and 18 each form a current mirror. Transistors 16, 17, and 18 also act as bias current supply transistors for the differential amplifier, and transistor 23
serves to cut off the constant current source 53. Resistors 42 and 44, 43 and 45 are voltage dividing resistors for the differential amplifier output. The rest functions the same as the conventional circuit.
このような構成になる回路では、第１ロジック入力端子
６２の電圧がＨで、第２ロジック入力端子６４の電圧が
ＨからＬへ変化すると、差動アンプの出力トランジスタ
７を通してホールド用コンデンサ３２が充電される。次
に上記答Σロジック入力端子６４の電圧がＬからＨにな
ると、定電流源５３は遮断されるため、トランジスタ２
１と２２．１９と２０からなるカレントミラーがそれぞ
れ遮断され、トランジスタ１２と１３からなるカレント
ミラー及び差動アンプにバイアス電流を供給しているト
ランジスタ１６，１７．１８がカットオフされることと
なる。In a circuit configured like this, when the voltage at the first logic input terminal 62 is H and the voltage at the second logic input terminal 64 changes from H to L, the hold capacitor 32 is connected through the output transistor 7 of the differential amplifier. It will be charged. Next, when the voltage at the Σ logic input terminal 64 changes from L to H, the constant current source 53 is cut off, so the transistor 2
The current mirrors consisting of transistors 1, 22, 19 and 20 are cut off, respectively, and the current mirrors consisting of transistors 12 and 13 and transistors 16, 17 and 18 which supply bias current to the differential amplifier are cut off. .
このように、ホールド用コンデンサ３２がホールドの状
態にあっても、差動アンプのバイアス電流の供給が遮断
されるので、従来回路のダイオード８〜１１を抵抗４２
〜４５とした本実施例回路であってもホールド用コンデ
ンサ３２からのリーク電流をカットすることができ、し
かも、出力電圧範囲がトランジスタ１２と１７の残り電
圧と抵抗４２と４４または４３と４５の間の電圧差との
和になるので、電源電圧ＶＣＣが１．５Ｖ以下の低電圧
であっても動作可能となり、本実施例回路は低電圧でも
安定したホールド機能を発揮することができる。In this way, even if the hold capacitor 32 is in the hold state, the supply of bias current to the differential amplifier is cut off.
Even with the circuit of this embodiment set to 45 to 45, leakage current from the hold capacitor 32 can be cut, and the output voltage range is between the remaining voltage of transistors 12 and 17 and that of resistors 42 and 44 or 43 and 45. Therefore, it is possible to operate even if the power supply voltage VCC is a low voltage of 1.5 V or less, and the circuit of this embodiment can exhibit a stable hold function even at a low voltage.
第２図はこの発明の別の発明の一実施例によるホールド
回路を示し、図において、７はＰＮＰ形の出力トランジ
スタ、７１〜７４は■、の小さいショットキーダイオー
ドであり、他は第３図（ａ）と同一符号は同じものを示
す。FIG. 2 shows a hold circuit according to another embodiment of the present invention. In the figure, 7 is a PNP type output transistor, 71 to 74 are small Schottky diodes, and the others are the small Schottky diodes shown in FIG. 3. The same reference numerals as in (a) indicate the same thing.
本実施例回路では、第３図（ａ）に示す従来回路のダイ
オード８〜１１の代わりにＶＦの小さいショットキーダ
イオード７１〜７４を用いたので、ホールド時のホール
ド用コンデンサ３２からのリーク電流を回避できるのは
従来回路と同様であり、さらに減電圧特性をも改善する
ことができ、低電圧でも精度よく動作することができる
。In this example circuit, Schottky diodes 71 to 74 with small VF are used in place of diodes 8 to 11 in the conventional circuit shown in FIG. What can be avoided is the same as in the conventional circuit, and the voltage reduction characteristics can also be improved, allowing accurate operation even at low voltages.
以上のようにこの発明のホールド回路によれば、第３図
（ａ）に示す従来回路においてダイオード８〜１１を各
々抵抗に置き換え、差動アンプの出力トランジスタをＰ
ＮＰ形とし、ホールド時に定電流源５３と同時に差動ア
ンプのバイアス電流を遮断するようにしたので、低電圧
においても精度のよいホールド電圧を得ることのできる
効果がある。As described above, according to the hold circuit of the present invention, each of the diodes 8 to 11 in the conventional circuit shown in FIG. 3(a) is replaced with a resistor, and the output transistor of the differential amplifier is
Since it is of NP type and the bias current of the differential amplifier is cut off at the same time as the constant current source 53 during hold, there is an effect that a highly accurate hold voltage can be obtained even at a low voltage.
また、この発明の別の発明のホールド回路によれば、第
３図（ａｌに示す従来回路においてダイオード８〜１１
を各々ｖＦの小さいショットキーダイオードに置き換え
、差動アンプの出力トランジスタをＰＮＰ形としたので
、低電圧においても精度のよいホールド電圧を得ること
のできる効果がある。Further, according to the hold circuit of another invention of the present invention, in the conventional circuit shown in FIG.
Since the output transistors of the differential amplifier are each replaced with a Schottky diode having a small vF and the output transistor of the differential amplifier is made of a PNP type, there is an effect that a highly accurate hold voltage can be obtained even at a low voltage.
第１図はこの発明の一実施例によるホールド回路を示す
回路図、第２図はこの発明の別の発明の一実施例による
ホールド回路を示す回路図、第３図（８）は従来のホー
ルド回路を示す回路図、第３図（ｂ）は上記従来回路の
各端子での信号波形を示す図である。
図において、１〜７．１２〜２４はトランジスタ、３１
〜３３はコンデンサ、４１〜４５は抵抗、５１〜５３は
定電流源、６０は電源端子、６１は時定数設定端子、６
２．６４は第１．第２ロジック入力端子、６３はホール
ド電圧出力端子、７１〜７４はショットキーダイオード
である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a circuit diagram showing a hold circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a hold circuit according to another embodiment of the present invention, and FIG. 3 (8) is a circuit diagram showing a hold circuit according to another embodiment of the present invention. A circuit diagram showing the circuit, FIG. 3(b) is a diagram showing signal waveforms at each terminal of the conventional circuit. In the figure, 1 to 7. 12 to 24 are transistors, 31
~33 are capacitors, 41~45 are resistors, 51~53 are constant current sources, 60 is a power supply terminal, 61 is a time constant setting terminal, 6
2.64 is the 1st. A second logic input terminal, 63 is a hold voltage output terminal, and 71 to 74 are Schottky diodes. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (2)
なる時定数設定回路のコンデンサ電圧とを差動入力とし
、第１ロジック信号に応じて作動する差動アンプと、 その一端がともに上記差動アンプの出力トランジスタに
、他端がそれぞれ上記差動アンプの差動入力の一方と出
力端子とに接続された第１、第２の抵抗と、 その一端がともに後述するカレントミラー回路の第３の
カレントミラーに、他端がそれぞれ上記差動アンプの差
動入力の一方と出力端子とに接続された第３、第４の抵
抗と、 第２ロジック信号に応じてオン、オフされる第１のカレ
ントミラーと、該第１のカレントミラーにより制御され
、上記差動アンプのバイアス電流供給用の電源側及びア
ース側のトランジスタをオン、オフするための第２、第
３のカレントミラーとからなるカレントミラー回路を備
えてなることを特徴とするホールド回路。(1) In a hold circuit for holding a voltage, a differential input is made between an output holding capacitor for holding the output voltage, the voltage of the output holding capacitor, and the capacitor voltage of a time constant setting circuit consisting of a capacitor and a resistor. and a differential amplifier that operates in response to a first logic signal, one end of which is connected to the output transistor of the differential amplifier, and the other end of which is connected to one of the differential inputs and the output terminal of the differential amplifier, respectively. a first and second resistor, one end of which is connected to a third current mirror of a current mirror circuit described later, and a second resistor whose other end is connected to one of the differential inputs and an output terminal of the differential amplifier, respectively. 3. a fourth resistor, a first current mirror that is turned on and off in accordance with a second logic signal, and a power supply side controlled by the first current mirror for supplying bias current to the differential amplifier; A hold circuit comprising a current mirror circuit comprising second and third current mirrors for turning on and off a ground-side transistor.
なる時定数設定回路のコンデンサ電圧とを差動入力とし
、第１ロジック信号に応じて作動する差動アンプと、 アノードがともに上記差動アンプの出力トランジスタに
、カソードがそれぞれ上記差動アンプの差動入力の一方
と出力端子とに接続された第１、第２のショットキーダ
イオードと、 カソードがともに第２ロジック信号に応じてオン、オフ
されるカレントミラーに、アノードがそれぞれ上記差動
アンプの差動入力の一方と出力端子とに接続された第３
、第４のショットキーダイオードとを備えてなることを
特徴とするホールド回路。(2) In the hold circuit for holding the voltage, a differential input is made between the output holding capacitor for holding the output voltage, the voltage of the output holding capacitor, and the capacitor voltage of the time constant setting circuit consisting of the capacitor and resistor. and a differential amplifier that operates in response to a first logic signal; 1. A second Schottky diode and a current mirror whose cathodes are both turned on and off in response to a second logic signal, and whose anodes are connected to one of the differential inputs and the output terminal of the differential amplifier, respectively. Third
, and a fourth Schottky diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447886A JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447886A JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108599A true JPS63108599A (en) | 1988-05-13 |
Family
ID=17265605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25447886A Pending JPS63108599A (en) | 1986-10-24 | 1986-10-24 | Holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108599A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
-
1986
- 1986-10-24 JP JP25447886A patent/JPS63108599A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243235A (en) * | 1990-10-30 | 1993-09-07 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit |
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