JPS63106816A - Clock distribution circuit - Google Patents
Clock distribution circuitInfo
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- JPS63106816A JPS63106816A JP61252970A JP25297086A JPS63106816A JP S63106816 A JPS63106816 A JP S63106816A JP 61252970 A JP61252970 A JP 61252970A JP 25297086 A JP25297086 A JP 25297086A JP S63106816 A JPS63106816 A JP S63106816A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、クロック分配回路に関し、特に、データ処理
装置におけるクロック分配回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a clock distribution circuit, and particularly to a clock distribution circuit in a data processing device.
（従来の技術）
従来のこの揮のクロック分配回路について、第２図を参
照して説明する。従来、データ処理装置、特に同期回路
方式のデータ処理装置においては、第２図に示すように
、組合せ回路の途中にフリップフロップ（Ｆ／Ｆ）’に
配置し、このフリップフロップ（Ｆ／Ｆ）にクロックと
呼ばれるタイミングパルスが入力されるようになってい
る。フリップフロップ（Ｆ／Ｆ ）の入力のデータはク
ロックによジザングリングされ、その時のデータを保持
するようになっている。(Prior Art) This conventional clock distribution circuit will be explained with reference to FIG. Conventionally, in a data processing device, especially a synchronous circuit type data processing device, a flip-flop (F/F)' is placed in the middle of a combinational circuit, as shown in FIG. A timing pulse called a clock is input to the The data input to the flip-flop (F/F) is jizzed by the clock, and the data at that time is held.
各フリップフロッグ（Ｆ／Ｆ ）のクロック入力には通
常同一のタイミング’に４つたクロックが入力される。Four clocks are normally input to the clock input of each flip-flop (F/F) at the same timing.
しかし、クロック分配系の遅延時間の差などのため、各
フリップフロップ（Ｆ／Ｆ）のクロック、例えば、第２
図のクロック人力１．２、のタイミングにはずれ７生じ
るが、これはクロックスキューと呼ばれている。However, due to differences in delay times in the clock distribution system, the clock of each flip-flop (F/F), for example, the second
A deviation 7 occurs in the timing of clock input 1.2 in the figure, and this is called clock skew.
第３肉に第２図におけるタロツク人力１．２のタイミン
グ関係？示す。１Ｃはクロック同期、ｔｓはクロックス
キューを表わｆ。ここで、１゛ｄでフリップフロップＣ
Ｆ／Ｆ）間の組合せ回路の遅延時間を表わすと、−理設
計においては、次の２式が満足されるように設計される
。Is there a timing relationship between the third meat and the Tarotsuku human power 1.2 in Figure 2? show. 1C represents clock synchronization, ts represents clock skew, and f. Here, at 1゛d, the flip-flop C
The delay time of the combinational circuit between F/F) is designed so that the following two equations are satisfied in the theoretical design.
■ Ｔ ｄ （ｔ ｃ −ｔ ｓ
■ Ｔｄ）ｔｓ
この２式の関係から明らかなように、Ｔｓが０に近いほ
どＴｄの許容範囲は大きくなるので論理設計が各局にな
る。し念がって、タロツク分配回路はこのクロックスキ
ューｔｓ’？小さくするように設計される。■ T d (t c −t s ■ Td) ts As is clear from the relationship between these two equations, the closer Ts is to 0, the larger the allowable range of Td becomes, so the logic design depends on each station. Just to be sure, is the tarokk distribution circuit free from this clock skew? Designed to be small.
第４図に従来例によるクロック分配回路図を示す。FIG. 4 shows a clock distribution circuit diagram according to a conventional example.
図から明らかなように、各フリップフロップ（Ｆ／Ｆ
’）のタロツク入力までの経路は、等遅延時間になるよ
うゲートの段数、配線長を等しくしてクロック分配系を
設計している。As is clear from the figure, each flip-flop (F/F
The clock distribution system is designed with the same number of gate stages and the same wiring length for the route to the tarok input in ') so that the delay time is equal.
（発明が解決しようとする問題点）
データ処理装置においては、完成後の動作の安定性が要
求さｎ、る。前記組付せ回路？構成する各素子の遅延時
間は、温度、電圧、ノイズ等によって変化するので、前
記■式、■式はマージンを有して満足されることが必要
となる。したがって、■式、■式についてマージンを調
べる必要があるが、■式に対するマージンは、ｔｅつま
ジクロツク周期を小さくすれば調べることができる。(Problems to be Solved by the Invention) Data processing devices are required to have operational stability after completion. Said assembly circuit? Since the delay time of each constituent element changes depending on temperature, voltage, noise, etc., it is necessary that the above equations (1) and (2) be satisfied with a margin. Therefore, it is necessary to check the margins for formulas (2) and (2), but the margin for formula (2) can be checked by reducing the te clock cycle.
しかし、■式に対するマージンはタロツクスキューｔｓ
が従来は外部から変化させることができないため調べる
ことが不可能であった。つまり、■式に対する動作の安
定性を評価することができなかった。また、■式に対す
るマージン不足と思われる装置の不安定動作の原因調査
も困難であった。However, the margin for formula ■ is tarotsu skew ts
However, in the past, it was impossible to investigate this because it could not be changed externally. In other words, it was not possible to evaluate the stability of the operation with respect to formula (■). Furthermore, it was difficult to investigate the cause of the unstable operation of the device, which was thought to be due to insufficient margin for formula (2).
（問題点を解決するための手段）
本発明のタロツク分配回路は、上記欠点を除去するため
、論理装置のクロック信号源から任意のフリップフロッ
プのタロツク入力端子に至るクロック分配回路において
、上記信号源から上記入力端子までに至る遅延時間の異
なる複数個の経路金偏え、更に、上記経路ゲ切換えるた
めの切換え回路金偏えるように構成されており、こｇに
よシタロックスキューｔｓｉ外部から可変にできるよう
にされている。(Means for Solving the Problems) In order to eliminate the above-mentioned drawbacks, the tally distribution circuit of the present invention has a clock distribution circuit extending from the clock signal source of a logic device to the tally input terminal of an arbitrary flip-flop. A plurality of paths with different delay times from to the input terminal are configured to have different deviations, and a switching circuit for switching the above-mentioned paths is also provided. It has been made possible to
（実施例） 次に、本発明について、図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。図にお
いて、１はデータ処理装置のタロツクの信号源の出力ゲ
ート、１００．２００はデータ処理装ｆｉｔ金構成する
チップ、１０１，２０１はチップ１００ 、２０１）に
内蔵され元フリップフロップ（Ｆ／Ｆ）、１０２，２０
２は本発明により追加して設けられたタロツク分配のた
めの別の経路、１０３ 、２０３はフリップフロップ１
０１ 、２０１のクロック入力にクロック全入カーｊる
ための従来から設けられたクロック分配経路、１０４
、２０４はクロック分配経路１０２．２０２，１０３，
２０３を切、！７換えるためのゲート、１０５ 、２
（１５はこの切換のための信号入力ビン、１０６，２０
６はチップ１００．２００のクロック入力ビンを示す。FIG. 1 is a circuit diagram showing an embodiment of the present invention. In the figure, 1 is the output gate of the tarok signal source of the data processing device, 100 and 200 are chips constituting the data processing device, and 101 and 201 are the original flip-flops (F/F) built in the chips 100 and 201). , 102, 20
2 is another path for tarock distribution additionally provided according to the present invention; 103 and 203 are flip-flops 1;
01, a conventionally provided clock distribution path for inputting all clocks to the clock inputs of 201, 104;
, 204 are clock distribution paths 102, 202, 103,
Cut 203! 7 Gates for changing, 105, 2
(15 is a signal input bin for this switching, 106, 20
6 indicates the clock input bin of chip 100.200.
ま之、フリップフロップ１０１の出力はゲート２全通９
入力ビン２０７を通じてフリップフロップ２０１の入力
に接続される。Mano, the output of flip-flop 101 is gate 2 all through 9
It is connected to the input of flip-flop 201 through input bin 207 .
本発明による別の経路１０２．２０２の遅延時間はクロ
ック分配経路１０３ 、２０３とは異なったものとされ
ている。The delay time of the further path 102, 202 according to the invention is different from that of the clock distribution paths 103, 203.
今、切換用の信号入力ビン１．０５，２０５に論理″１
″全入力すると、ゲート１から出力されたクロック信号
は経路１０３，２０３’に通ってフリップフロップ１０
１ 、２０１へ入力さ扛る。このとき、フリップフロッ
プ１０１，２０１のクロックスキューｔｓは最小になる
ように設計される。Now, the logic ``1'' is applied to the signal input bin 1.05, 205 for switching.
``When fully input, the clock signal output from gate 1 passes through paths 103 and 203' to flip-flop 10.
1, input to 201. At this time, the clock skew ts of the flip-flops 101 and 201 is designed to be minimized.
次に％信号入力ビン１０５に論理″′Ｏ″全入力すると
、クロックパルスは経路１０２全通ってフリップフロッ
プ］０１に分配されるので、フリップフロップ１０１は
２０１に比べて遅いクロックが入力されることになる。Next, when the logic "'O" is fully input to the % signal input bin 105, the clock pulse is distributed to the flip-flop]01 through the entire path 102, so a slower clock is input to the flip-flop 101 than to the flip-flop 201. become.
これは即ちタロツクスキュー（ｔｓ）が犬きくなること
全意味する。This means that the tarot skew (ts) becomes sharper.
（発明の効果）
」ユ上説明したように、信号入力ビン１０５゜２０５に
適当なレベル？与えることによって、フリップフロッグ
１ Ｆ＋ １． 、２ （１１間のタロツクスキュー全
変化させることが可能となる。(Effect of the invention) As explained above, the signal input bins 105° and 205 are at appropriate levels. By giving Flip Frog 1 F+ 1. , 2 (It is possible to completely change the taro skew between 11.
これによって、前記の■式に対するマージン會知ること
ができる。七の結果、データ処理装置全構成する素子の
温度変動等による遅延時間変動や素子のバラツキ等に対
するマージン全評価することができるので、装置の動作
安定性の確認？してその改善を図ることに役立つもので
ある。さらに、装置の不安定動作の原因究明全図ること
もできる。This allows us to know the margin for the equation (2) above. As a result of step 7, it is possible to fully evaluate the margin for delay time fluctuations due to temperature fluctuations, etc. of the elements that make up the data processing equipment, and variations in the elements, so it is possible to check the operational stability of the equipment. This will help in improving the situation. Furthermore, it is possible to fully investigate the cause of unstable operation of the device.
第１図は本発明によるクロック分配回路の一実施例の回
路構成図、第２図は通常のデータ処理装置の論理回路構
成図、第３図は第２図の回路のクロックのタイミングチ
ャート、第４図は従来技術によるクロック分配回路の回
路構成図金示す。
１・・・タロツクイに号源出力ゲート
１０１ 、２０１・・・フリップフロップ１０２．１０
３，２０２，２０３・・・複数個の経路
１０４．２０４・・・切換回路FIG. 1 is a circuit configuration diagram of an embodiment of a clock distribution circuit according to the present invention, FIG. 2 is a logic circuit configuration diagram of a conventional data processing device, FIG. 3 is a clock timing chart of the circuit shown in FIG. 2, and FIG. FIG. 4 shows a circuit configuration diagram of a clock distribution circuit according to the prior art. 1...Signal output gate 101, 201...Flip-flop 102.10 for Tarotsuki
3,202,203...Multiple routes 104.204...Switching circuit
Claims (1)
との間のクロック分配回路において、上記信号源から上
記入力端子に至る間に遅延時間の異なる複数個の経路を
備え、かつ上記、経路を切換えるための切換回路を備え
たことを特徴とするクロック分配回路。A clock distribution circuit between a clock signal source and a clock input terminal of a flip-flop, comprising a plurality of paths having different delay times from the signal source to the input terminal, and a switch for switching the paths. A clock distribution circuit characterized by comprising a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252970A JPS63106816A (en) | 1986-10-24 | 1986-10-24 | Clock distribution circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252970A JPS63106816A (en) | 1986-10-24 | 1986-10-24 | Clock distribution circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106816A true JPS63106816A (en) | 1988-05-11 |
Family
ID=17244686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252970A Pending JPS63106816A (en) | 1986-10-24 | 1986-10-24 | Clock distribution circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106816A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229113A (en) * | 1988-07-19 | 1990-01-31 | Nec Corp | Semiconductor device |
| JPH04267413A (en) * | 1991-02-22 | 1992-09-24 | Nec Corp | Integrated circuit with built-in clock skew adjusting circuit |
| US5497263A (en) * | 1992-09-10 | 1996-03-05 | Hitachi, Ltd. | Variable delay circuit and clock signal supply unit using the same |
| KR100455374B1 (en) * | 1997-12-12 | 2004-12-17 | 삼성전자주식회사 | Clock skew compensation apparatus which compensates for erroneous operation caused due to clock skew by second clock signal with frequency double of frequency of first clock signal, and clock skew compensation method for synchronous circuit |
-
1986
- 1986-10-24 JP JP61252970A patent/JPS63106816A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229113A (en) * | 1988-07-19 | 1990-01-31 | Nec Corp | Semiconductor device |
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| US5497263A (en) * | 1992-09-10 | 1996-03-05 | Hitachi, Ltd. | Variable delay circuit and clock signal supply unit using the same |
| KR100455374B1 (en) * | 1997-12-12 | 2004-12-17 | 삼성전자주식회사 | Clock skew compensation apparatus which compensates for erroneous operation caused due to clock skew by second clock signal with frequency double of frequency of first clock signal, and clock skew compensation method for synchronous circuit |
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