JPS6310445B2

JPS6310445B2 -

Info

Publication number: JPS6310445B2
Application number: JP17591082A
Authority: JP
Inventors: Yoshifumi Ito
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1982-10-06
Filing date: 1982-10-06
Publication date: 1988-03-07
Also published as: JPS5965310A

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明はプログラマブルコントローラ（以下
PCと略す）の演算処理装置に関するものである。従来、この種の装置として第１図に示すものが
あつた。図に於いて１はマイクロプロセツサ等のワード
処理用CPU（以下Ｗ CPUと略す）、２は個別IC
等により構成される１ビツト処理用CPU（以下Ｂ
CPUと略す）、３はＷ CPU１とＢ CPU２
のそれぞれのアドレスバスA₁・A₂を切替えて共
通アドレスバスA₃を生成するアドレスバススイ
ツチ、４はＷ CPU１とＢ CPU２のそれぞれ
のデータバスD₁，D₂を切替えて共通データバス
D₃を生成するデータバススイツチ、５はシーケ
ンスプログラムメモリ、６はプロセス入力、プロ
セス出力及び一時記憶値等を記憶するデータメモ
リである。次にこの装置による演算処理の手順について記
述する。第５図はシーケンスプログラムメモリ５のプロ
グラム内容の１例を示すものである。シーケンス
プログラムには１ビツト処理命令とワード処理命
令が混在しており両命令共１ステツプは２バイト
で構成されるものとする。第５図に示す例では、
ステツプ０が１ビツト処理命令（L₀，H₀）、ステ
ツプ１がワード処理命令（L₁，H₁）、ステツプ２
が１ビツト処理命令（L₂，H₂）で構成されてい
る。このシーケンスプログラムを演算処理する場合
ステツプ０，２では第１図に示すアドレスバスス
イツチ３、データバススイツチ４が共にＢ
CPU２側に切替えられ、Ｂ CPU２の処理のも
とに１ビツト演算処理が実行される。また、ステツプ１ではアドレスバススイツチ
３、データバススイツチ４が共にＷ CPU１側
に切替えられＷ CPU１の処理のもとにワード
演算処理が実行される。なお、演算処理とはシーケンスプログラムメモ
リ５の内容を解読してデータメモリ６の内容をも
とに演算し、演算結果をデータメモリ６に記憶す
ることをいう。以上に例をあげて説明したように、PCにおけ
る従来の演算処理装置ではＷ CPUとＢ CPU
の2CPU方式を採用しているため、アドレスバス
スイツチ，データバススイツチ等のスイツチング
手段が必要であり、また１ビツト処理用CPUと
して高速かつ安価な１チツプまたは数チツプの
CPUがないため個々のICを組合せて構成するこ
とが多く、従つて全体の回路が複雑となり、かつ
高価になる欠点があつた。本発明は以上の様なPCにおける従来の演算処
理装置の欠点を除去するためになされたもので、
安価でかつ小形なPC演算処理装置を提供するこ
とを目的としている。以下に、本発明の一実施例について詳細に説明
する。第２図は本発明一実施例装置の構成ブロツ
ク図である。図において、１１はワード処理用の
CPUであり、この実施例ではマイクロプロセツ
サ8085を用いている。１２は、CPU１１の制御
プログラムを記憶する制御プログラムメモリ、１
３は途中演算結果等を一時記憶する一時記憶用
RAM（ランダムアクセスメモリ）、１４はCPU１
１の命令コードを記憶するための命令記憶用
RAMであり、その詳細は後述する動作説明で述
べる。また１５はユーザーにおいて演算手順等を
書込むシーケンスプログラムメモリ、１６はプロ
セス入出力及び一時記憶値等を書込むデータメモ
リ、１７は１ビツト演算を実行する１ビツト演算
回路、１８はCPU１１のNOP（NO―OPERA―
TION）命令生成回路である。尚、Ａ及びＤはそ
れぞれCPU１１のアドレスバス，データバスを
示している。次に上記装置による演算処理動作について説明
し、加えて本発明装置の特徴を明かにする。 CPU１１は制御プログラムメモリ１２に書込
まれている制御プログラムによつてまずシーケン
スプログラムの演算に入る前に第６図に示す様な
命令コードを命令記憶用RAM１４に記憶する。
記憶する内容はシーケンスプログラムの各ステツ
プに対応して１ビツト処理命令ならSTAコード、
ワード処理命令ならRSTコードである。従つて
シーケンスプログラムが第５図に示すようなもの
であるとするとRAM１４には第６図のコードが
記憶されることになる。尚、マイクロプロセツサ
8085で、STAコードは書込命令のためのコード
であり、RSTコードは強制割込命令を示すコー
ドである。次にCPU１１にシーケンスプログラムの演算
を開始させる為に制御プログラムはCPU１１の
特定のアドレス、たとえば8000＃（＃は16進数を
示す）にブランチする。CPU１１がこうして、
たとえば8000＃から実行を開始すると、CPU１
１の付属回路であるデコーダ（第２図には示され
ていない）は、そのアドレスバスの下位ビツト
A₀，A₁からチツプセレクト信号CS₀〜CS₃を発生
する。第３図は、このデコーダ２０のデコード機
能を示す図である。ここでチツプセレクト信号
CS₀〜CS₃は、アドレスバスの下位ビツトA₀，A₁
が次表の状態である時それぞれ発生するものであ
る。 CS₀ A₀＝０ A₁＝０ CS₁ A₀＝１ A₁＝０ CS₂ A₀＝０ A₁＝１ CS₃ A₀＝１ A₁＝１たとえば、CPU１１の上記特定アドレスが
8000＃であつたとすると、 8000＃の時 CS₀ 8001＃の時 CS₁ 8002＃の時 CS₂ 8003＃の時 CS₃ 8004＃の時 CS₀ がそれぞれ発生する。各チツプセレクト信号
CS₀，CS₁…は次の命令機能をもつように構成さ
れている。即ち、 CS₀にて命令記憶用RAM１４ CS₁にてシーケンスプログラムメモリ１５の
下位バイト部（第５図のL₀，L₁，L₂
…） CS₂にてシーケンスプログラムメモリ１５の
上位バイト部（第５図のH₀，H₁，H₂
…） CS₃にて NOP命令生成回路１８がそれぞれ選択され、その内容がデータバスＤに
送出される。結果的に8000＃〜8002＃ではSTA，L₀，H₀が
データバスＤを介しそれぞれCPU１１に送出さ
れることになる。ここでSTA，Ｌ，Ｈはマイクロプロセツサ
8085ではアドレスHLの書込命令である。STA，
Ｌ，Ｈ命令は第４図に示す様にM₁〜M₄のマシン
サイクルにより実行される。タイミングM₁，
M₂，M₃にてSTA，Ｌ，Ｈの各コードをそれぞ
れ読取り、STA，Ｌ，Ｈ命令であることを認識
し、タイミングM₄にてアドレスHLにデータの書
込を実行する為アドレスバスA₀〜A₁₅にHLの内
容を送出してくる。このHLの内容とは、第５図
に示すシーケンスプログラムの例では、１ビツト
処理命令２（H₀，L₀）である。１ビツト演算回
路１７は、このようにしてアドレスバスA₀〜A₁₅
にタイミンM₄にて送出された１ビツト処理命令
１（H₀，L₀）をもとに１ビツト演算を実行する。次に8003＃では、上述したようにチツプセレク
ト信号CS₃が発生してNOP命令生成回路１８が選
択されNOP命令コードが送出される。NOP命令
とはCPU１１の無処理命令である。更に次の
8004＃では、チツプセレクト信号CS₀が再び発生
し、命令記憶用RAM１４が選択されるがこの時
RAM１４には第６図に示すようにRSTコードが
記憶されているため、CPU１１にはこのRSTコ
ードが送出されることになる。RST命令は、
CPU１１の割込処理開始命令であり、制御プロ
グラムメモリ１２の特定のアドレスより割込処理
プログラムを実行する。ここで割込処理プログラ
ムとは実際にはワード処理命令L₁，H₁を認識し
ワード処理を行うプログラムである。このプログ
ラムの実行が終了するとCPU１１は、8008＃へ
リターンする様にされている。以下、8008＃から
はSTA，L₂，H₂，NOP…と各コードが順次選択
され、シーケンスプログラムの内容に従つて１ビ
ツト演算及びワード処理が実行される。第７図は
以上の処理を整理したものであり、この装置にお
ける演算のフローを示している。以上説明したように、この装置では、シーケン
スプログラム中の１ビツト処理命令とワード処理
命令が、あらかじめ別個のコードとして命令記憶
用RAM１４に書込まれ、CPU１１にそれぞれ別
の意味付けされた命令として入力される。即ち１
ビツト処理命令の時はCPU１１の書込命令
（STA命令）が選択され、この命令がCPU１１に
送出される。CPU１１はこの命令のマシンサイ
クルを利用して１ビツト演算回路１７に１ビツト
演算処理を実行させる。一方、ワード処理命令の
時はCPU１１の強制割込処理命令（RST命令）
が選択され、CPU１１において割込処理プログ
ラム、この場合ワード処理用プログラムが実行さ
れる。従つてこの装置では、１つのCPUのタイ
ミングにて、１ビツト演算処理及びワード処理を
行うことができ、１ビツト処理用CPUは必要で
ない。以上実施例をあげて説明したように、本発明に
よれば１個のCPU（ワード処理用CPU）によつて
１ビツト演算処理及びワード処理が可能となり、
高価でかつ回路を複雑にする１ビツト演算処理用
CPUが不用となる。又、それに従つてアドレス
バススイツチ、データバススイツチ等のスイツチ
ング手段も不用になり、安価で小型なPCの演算
処理装置を得ることができる。尚、上述した本発明の実施例ではマイクロプロ
セツサ8085のSTA及びRST命令を使用した場合
を示したが、その他のマイクロプロセツサによつ
ても同様に実現できることは勿論である。また、
第５図に示したシーケンスプログラム例では１ス
テツプ２バイトにて説明しているが、これが４バ
イト，６バイトであつても勿論同様にして実行す
ることができる。 The present invention is a programmable controller (hereinafter referred to as
This relates to arithmetic processing units (abbreviated as PCs). Conventionally, there has been a device of this type as shown in FIG. In the figure, 1 is a word processing CPU such as a microprocessor (hereinafter abbreviated as W CPU), and 2 is an individual IC.
A 1-bit processing CPU (hereinafter referred to as B
(abbreviated as CPU), 3 is W CPU1 and B CPU2
Address bus switch 4 switches the respective address buses _A1 and _A2 of W CPU1 and B CPU2 to generate a common address bus _A3 , and 4 switches the respective data buses _{D1 and} _D2 of W CPU1 and B CPU2 to generate a common data bus.
A data bus switch generates _D3 , 5 is a sequence program memory, and 6 is a data memory for storing process inputs, process outputs, temporary storage values, etc. Next, the procedure of arithmetic processing by this device will be described. FIG. 5 shows an example of the program contents of the sequence program memory 5. It is assumed that the sequence program includes a mixture of 1-bit processing instructions and word processing instructions, and 1 step of both instructions consists of 2 bytes. In the example shown in Figure 5,
Step 0 is a 1-bit processing instruction (L ₀ , H ₀ ), Step 1 is a word processing instruction (L ₁ , H ₁ ), Step 2
consists of 1-bit processing instructions (L ₂ , H ₂ ). When processing this sequence program, in steps 0 and 2, address bus switch 3 and data bus switch 4 shown in FIG.
It is switched to the CPU2 side, and 1-bit arithmetic processing is executed under the processing of the B CPU2. Further, in step 1, both the address bus switch 3 and the data bus switch 4 are switched to the W CPU 1 side, and word arithmetic processing is executed under the processing of the W CPU 1. Note that arithmetic processing refers to decoding the contents of the sequence program memory 5, performing calculations based on the contents of the data memory 6, and storing the calculation results in the data memory 6. As explained above with examples, the conventional arithmetic processing units in PCs are W CPU and B CPU.
Since the 2-CPU system is adopted, switching means such as an address bus switch and a data bus switch are required, and a high-speed and inexpensive 1-chip or several-chip CPU is required for 1-bit processing.
Since there is no CPU, they are often constructed by combining individual ICs, which has the drawback of making the overall circuit complex and expensive. The present invention was made in order to eliminate the drawbacks of conventional arithmetic processing units in PCs as described above.
The purpose is to provide an inexpensive and compact PC processing device. An embodiment of the present invention will be described in detail below. FIG. 2 is a block diagram of a device according to an embodiment of the present invention. In the figure, 11 is for word processing.
The CPU is a microprocessor 8085 in this embodiment. 12 is a control program memory that stores a control program for the CPU 11;
3 is for temporary storage to temporarily store intermediate calculation results, etc.
RAM (random access memory), 14 is CPU1
For instruction storage to store the instruction code of 1
This is RAM, and its details will be explained in the operation explanation below. Further, 15 is a sequence program memory in which the user writes calculation procedures, etc., 16 is a data memory in which process input/output and temporary storage values, etc. are written, 17 is a 1-bit calculation circuit that executes 1-bit calculations, and 18 is a NOP ( NO-OPERA-
TION) is an instruction generation circuit. Note that A and D indicate the address bus and data bus of the CPU 11, respectively. Next, the arithmetic processing operations performed by the above device will be explained, and in addition, the features of the device of the present invention will be clarified. Using the control program written in the control program memory 12, the CPU 11 first stores an instruction code as shown in FIG. 6 in the instruction storage RAM 14 before starting the operation of the sequence program.
The stored contents are STA code for 1-bit processing instructions corresponding to each step of the sequence program,
If it is a word processing instruction, it is an RST code. Therefore, if the sequence program is as shown in FIG. 5, the code shown in FIG. 6 will be stored in the RAM 14. Furthermore, the microprocessor
In 8085, the STA code is a code for a write command, and the RST code is a code indicating a forced interrupt command. Next, in order to cause the CPU 11 to start calculating the sequence program, the control program branches to a specific address of the CPU 11, for example 8000# (# indicates a hexadecimal number). In this way, CPU 11
For example, if you start execution from 8000#, CPU1
A decoder (not shown in Figure 2), which is an attached circuit to address bus 1, decodes the lower bits of its address bus.
Chip select signals _CS0 to _CS3 are generated from _A0 and _A1 . FIG. 3 is a diagram showing the decoding function of this decoder 20. Here the chip select signal
CS ₀ to _{CS 3} are the lower bits of the address bus A ₀ , A ₁
This occurs when the conditions shown in the table below are met. CS ₀ A ₀ = 0 A ₁ = 0 CS ₁ A ₀ = 1 A ₁ = 0 CS ₂ A ₀ = 0 A ₁ = 1 CS ₃ A ₀ = 1 A ₁ = 1 For example, if the above specific address of CPU 11 is
If it is 8000#, CS ₀ at 8000#, CS ₁ at 8001#, CS ₂ at 8002#, CS ₃ at 8003#, CS ₀ at 8004# will occur. Each chip select signal
CS ₀ , CS ₁ ... are configured to have the following command functions. That is, at CS ₀ , the instruction storage RAM 14, at CS ₁ , the lower byte part of the sequence program memory 15 (L ₀ , L ₁ , L ₂ in Figure 5).
...) At CS ₂ , the upper byte part of the sequence program memory 15 (H ₀ , H ₁ , H ₂ in Figure 5)
...) Each of the NOP instruction generation circuits 18 is selected at CS ₃ , and its contents are sent to the data bus D. As a result, in 8000# to 8002#, STA, L ₀ and H ₀ are respectively sent to the CPU 11 via the data bus D. Here, STA, L, and H are microprocessors.
In the 8085, this is a write command at address HL. STA,
The L and H instructions are executed in machine cycles M ₁ to _{M 4} as shown in FIG. Timing M ₁ ,
Each code of STA, L, H is read at M ₂ and M ₃ , and it is recognized that it is an STA, L, H instruction, and at timing M ₄ , the address bus is written to write data to address HL. The contents of HL are sent to A ₀ to _{A 15} . In the example of the sequence program shown in FIG. 5, the content of this HL is 1-bit processing instruction 2 (H ₀ , L ₀ ). In this way, the 1-bit arithmetic circuit 17 operates on the address bus _A0 to _A15.
A 1-bit operation is executed based on the 1-bit processing instruction 1 (H ₀ , L ₀ ) sent out at timing _M4 . Next, at 8003#, the chip select signal _CS3 is generated as described above, the NOP instruction generation circuit 18 is selected, and the NOP instruction code is sent out. The NOP instruction is a no-processing instruction of the CPU 11. Further next
In 8004#, the chip select signal CS ₀ is generated again and the instruction storage RAM 14 is selected.
Since the RST code is stored in the RAM 14 as shown in FIG. 6, this RST code is sent to the CPU 11. The RST instruction is
This is an interrupt processing start command for the CPU 11, and executes an interrupt processing program from a specific address in the control program memory 12. Here, the interrupt processing program is actually a program that recognizes word processing instructions L ₁ and H ₁ and performs word processing. When the execution of this program is completed, the CPU 11 returns to 8008#. Thereafter, from 8008#, each code is sequentially selected such as STA, L ₂ , H ₂ , NOP, etc., and 1-bit operation and word processing are executed according to the contents of the sequence program. FIG. 7 summarizes the above processing and shows the flow of calculations in this device. As explained above, in this device, 1-bit processing instructions and word processing instructions in a sequence program are written in advance as separate codes in the instruction storage RAM 14, and input to the CPU 11 as instructions with different meanings. be done. That is, 1
In the case of a bit processing instruction, a write instruction (STA instruction) of the CPU 11 is selected, and this instruction is sent to the CPU 11. The CPU 11 uses the machine cycle of this instruction to cause the 1-bit arithmetic circuit 17 to execute 1-bit arithmetic processing. On the other hand, when it is a word processing instruction, the forced interrupt processing instruction (RST instruction) of CPU11 is used.
is selected, and the CPU 11 executes an interrupt processing program, in this case a word processing program. Therefore, in this device, 1-bit arithmetic processing and word processing can be performed at the timing of one CPU, and a 1-bit processing CPU is not required. As explained above with reference to the embodiments, according to the present invention, one CPU (word processing CPU) can perform 1-bit arithmetic processing and word processing.
For 1-bit arithmetic processing, which is expensive and complicates the circuit.
CPU is not needed. Furthermore, switching means such as address bus switches and data bus switches are also obviated, and an inexpensive and compact PC arithmetic processing device can be obtained. Although the above-described embodiment of the present invention uses the STA and RST instructions of the microprocessor 8085, it is of course possible to implement the same using other microprocessors. Also,
Although the sequence program example shown in FIG. 5 is explained using 2 bytes per step, it is of course possible to execute the program in the same manner even if the number of steps is 4 or 6 bytes.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の従来例装置の構成を示すブ
ロツク図、第２図はこの発明の一実施例の構成を
示すブロツク図、第３図は第２図に示す装置に組
込まれているデコーダの回路図、第４図はSTA
命令のマシンサイクルを示すタイミング図、第５
図はシーケンスプログラムの１例を示す図、第６
図は第２図に示す命令記憶RAMに書込まれた記
憶内容の１例を示す図、第７図は第２図に示す装
置によるシーケンス演算の１例を示すフローチヤ
ート図である。１１…CPU、１２…制御プログラムメモリ、
１３…一時記憶用RAM、１４…命令記憶用
RAM、１５…シーケンスプログラムメモリ、１
６…データメモリ、１７…１ビツト演算回路。 FIG. 1 is a block diagram showing the configuration of a conventional device of the present invention, FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 3 is a decoder incorporated in the device shown in FIG. 2. The circuit diagram, Figure 4 is STA
Timing diagram showing machine cycles of instructions, No. 5
The figure shows an example of a sequence program.
This figure shows an example of the storage contents written in the instruction storage RAM shown in FIG. 2, and FIG. 7 is a flowchart showing an example of sequence operations performed by the apparatus shown in FIG. 2. 11...CPU, 12...Control program memory,
13...RAM for temporary storage, 14...For instruction storage
RAM, 15...Sequence program memory, 1
6...Data memory, 17...1-bit arithmetic circuit.

Claims

【特許請求の範囲】１マイクロプロセツサ等で構成された主にワー
ド処理用のCPUと、このCPUを制御するプログ
ラムを記憶する制御プログラムメモリと、上記
CPUにおける途中演算結果及びデータ等を一時
保持する一時記憶用RAMと、演算手順等を書込
むシーケンスプログラムメモリと、上記CPUの
命令コードを記憶する命令記憶用RAMと、１ビ
ツト演算処理を行う１ビツト演算回路と、プロセ
ス入出力及び一時記憶値等を記憶するデータメモ
リとを備え、上記制御プログラムメモリには上記
シーケンスプログラムメモリ中の１ビツト処理命
令とワード処理命令とを認識して別個に意味づけ
されたコードに変換し上記命令記憶用RAMに記
憶するためのプログラムが書込まれており、更に
上記CPUは上記命令記憶用RAMから送出される
信号が１ビツト処理命令に対応したコードを有す
る時書込命令を発し、この命令を実行するマシン
サイクル中の一つのタイミングにて上記１ビツト
演算回路を作動させ、かつ上記命令記憶用RAM
から送出される信号がワード処理命令に対応した
コードを有する時強制割込処理命令を発してワー
ド処理用プログラムを実行するように組込まれて
いることを特徴とするプログラマブルコントロー
ラの演算処理装置。２制御プログラムメモリには、シーケンスプロ
グラムメモリ中の１ビツト処理命令をCPUの書
込処理命令コードに変換し、かつワード処理命令
をCPUの強制割込処理命令コードに変換して命
令記憶用RAMに記憶するためのプログラムが書
込まれていることを特徴とする特許請求の範囲第
１項記載のプログラマブルコントローラの演算処
理装置。３ CPUは、アドレスバスの下位ビツトをデコ
ードしてチツプセレクト信号を発生するためのデ
コーダを付属回路として備え、発生されたチツプ
セレクト信号により命令記憶用RAM、シーケン
スプログラムメモリを選択しその内容をCPUに
送出するようにしたことを特徴とする特許請求の
範囲第１項記載のプログラマブルコントローラの
演算処理装置。４ CPUはマイクロプロセツサ8085であり、シ
ーケンスプログラム中の１ビツト処理命令は制御
プログラムに依つてSTAコードに変換され、か
つワード処理命令はRSTコードに変換されて命
令記憶用RAMにストアされることを特徴とする
特許請求の範囲第１項記載のプログラマブルコン
トローラの演算処理装置。[Scope of Claims] 1. A CPU mainly for word processing, which is composed of a microprocessor, etc., a control program memory that stores a program to control this CPU, and the above-mentioned CPU.
A temporary storage RAM that temporarily holds intermediate calculation results and data, etc. in the CPU, a sequence program memory that writes calculation procedures, etc., an instruction storage RAM that stores the instruction code of the CPU, and a memory 1 that performs 1-bit calculation processing. It is equipped with a bit arithmetic circuit and a data memory for storing process input/output and temporary storage values, etc., and the control program memory recognizes the 1-bit processing instruction and the word processing instruction in the sequence program memory and stores them separately. A program is written for converting the code into a code given by the CPU and storing it in the instruction storage RAM, and furthermore, the CPU has a code in which the signal sent from the instruction storage RAM corresponds to a 1-bit processing instruction. The 1-bit arithmetic circuit is activated at one timing during a machine cycle when a write command is issued and this command is executed, and the RAM for storing the command is activated.
1. An arithmetic processing unit for a programmable controller, characterized in that the arithmetic processing unit of a programmable controller is incorporated to issue a forced interrupt processing command and execute a word processing program when a signal sent from the controller has a code corresponding to a word processing command. 2 In the control program memory, 1-bit processing instructions in the sequence program memory are converted into CPU write processing instruction codes, and word processing instructions are converted into CPU forced interrupt processing instruction codes and stored in instruction storage RAM. 2. An arithmetic processing device for a programmable controller according to claim 1, wherein a program for storage is written. 3 The CPU is equipped with a decoder as an attached circuit to decode the lower bits of the address bus and generate a chip select signal, and the generated chip select signal selects the instruction storage RAM and sequence program memory, and the contents are transferred to the CPU. 2. An arithmetic processing device for a programmable controller according to claim 1, wherein the processing device is configured to send data to a programmable controller. 4 The CPU is a microprocessor 8085, and 1-bit processing instructions in the sequence program are converted to STA codes by the control program, and word processing instructions are converted to RST codes and stored in the instruction storage RAM. An arithmetic processing device for a programmable controller according to claim 1, characterized in that: